CN1317755C - 制作钨插塞的方法 - Google Patents

Abstract

一种于一半导体晶片上制作钨插塞的方法，该半导体晶片表面包含有一基底，一铜双镶嵌结构设于该基底之上，一介电层覆盖于该铜双镶嵌结构之上，以及一介层洞穿过该介电层并通达该铜双镶嵌结构顶部表面；首先于介层洞底部及侧壁表面形成一氮化钽层，然后于氮化钽层表面形成一氮化钛层；接着进行一化学气相沉积制程以于氮化钛层上形成一钨金属层并填入介层洞内；最后进行一化学机械研磨制程，使钨金属层约略与介电层表面切齐，以于介层洞形成钨插塞；本发明主要利用氮化钽层以及氮化钛层同时作为阻障层，以有效阻绝钨插塞下方连接的双镶嵌结构内铜金属挤出至介层洞内；由于氮化钛金属对于钨金属的附着能力相当良好，使得本发明可直接利用化学气相沉积法于氮化钛层上沉积钨金属层。

Description

制作钨插塞的方法

技术领域

本发明提供一种于一半导体晶片上制作一钨(tungsten，W)插塞的方法，尤指一种可避免钨插塞下方的铜双镶嵌结构发生铜挤出(Cu extrusion)现象的方法。

背景技术

随着半导体制程中集成电路的积集度(integration)增加，晶片表面无法提供足够的面积来制作所需的内连线(interconnects)。为了配合金属氧化半导体(metal-oxide semiconductor，MOS)晶体管缩小后所增加的内连线需求，多重金属内连线(multilevel interconnects)的制作便逐渐成为许多集成电路所必须采用的方式。而铜双镶嵌(dual damascene)技术褡配低介电常数材料所构成的金属间介电层(inter metal dielectric，IMD)是目前最受欢迎的金属内连线制程组合，尤其针对高积集度、高速(high-speed)逻辑集成电路晶片制造以及0.18微米以下的深次微米(deep sub-micro)半导体制程，铜金属双镶嵌内连线技术在集成电路制程中已日益重要，而且势必将成为下一世代半导体制程的标准内连线技术。

在目前的多重金属内连线制作中，较高的积集度与CVD较佳的阶梯覆盖的钨插塞(tungsten plug)被广泛应用于多重金属化的接触插塞(contact plug)与介层插塞(via plug)的制作。例如利用一钨插塞电连接(electrical connect)上层铝金属垫以及下层铜双镶嵌内连线以串连形成一完整回路。

习知方法在制作钨插塞时，首先于介电层内的介层洞(via hole)或插塞洞内表面形成一阻障(barrier)层，再利用化学气相沉积法(chemical vapordeposition，CVD)填塞钨金属于介层洞内或插塞洞内以形成钨插塞，一般常使用钛/氮化钛(Ti/TiN)复合层作为阻障层材料。然而，由于前述铜双镶嵌制程作为金属内连线的技术日渐普及，钨插塞下方连接的双镶嵌结构内填塞的是扩散能力较强的铜(copper，Cu)金属，目前半导体业界一般常使用氮化钽(tantalum nitride，TaN)作为阻障层材料，并提供后续填入钨金属较佳的黏着性质。在氯化钽层之后，再利用溅镀(sputter)方式于氮化钽层上沉积一厚度约为300埃(angstroms)至1500埃的钨金属，以帮助后续化学气相沉积法沉积钨金属的成长。然后再以化学气相沉积法填塞约2500埃至4000埃的钨金属于介层洞或插塞洞。最后进行一化学机械研磨制程(chemical mechanicalpolishing，CMP)，将钨金属顶部表面磨至约略与介电层表面切齐，完成钨插塞的制作。

由于习知方法在利用化学气相沉积法沉积钨金属层的过程中将涉及高温，此高温将使双镶嵌结构中部分铜金属产生热应力，而仅以氮化钽层作为阻障材料又不足以抵挡由插塞洞底部渗至插塞洞内的铜金属，因此常会发生铜经由插塞洞底部挤出而至插塞洞内，造成钨插塞阻值提高，影响钨插塞电性表现，并进而影响元件的可靠度。此外，习知方法在利用化学气相沉积法沉积钨金属层之前，必须先以溅镀方式于插塞洞内沉积一钨金属薄膜，以帮助利用化学气相沉积法形成的钨金属成长，使得制程步骤趋于繁琐且复杂，不利于节省成本及节省制程步骤的考量。

发明内客

因此本发明的主要目的在于提供一种于一半导体晶片上制作一钨插塞的方法，以解决上述习知方法中铜双镶嵌结构发生铜挤出现象而影响钨插塞电性的问题。

为达成上述目的，在本发明的最佳实施例中，该半导体晶片表面包含有一基底，一铜双镶嵌结构设于该基底之上，一介电层覆盖于该铜双镶嵌结构之上，以及一介层洞穿过该介电层并通达该铜双镶嵌结构顶部表面。该方法首先于该介层洞的底部及侧壁表面形成一厚度约为100至1000埃(angstrom)的氮化钽层。然后利用一溅镀(sputter)制程或利用一化学气相沉积制程(CVD)以于该氮化钽层表面形成一厚度约为50至600埃的氮化钛(titanium nitride，TiN)层。接着进行一化学气相沉积制程以于该氮化钛层上形成一钨金属层并填入该介层洞内。最后进行一化学机械研磨制程，使该钨金属层约略与该介电层表面切齐，以于该介层洞形成该钨插塞。

本发明另提供一种避免一半导体晶片上的铜金属挤出至一介层洞中的方法，该半导体晶片表面包含有一基底，该铜金属层设于该基底之上，一介电层设于该铜金属层之上，以及该介层洞穿过该介电层并通达该铜金属层表面，其特征是：该方法包含有：于该介层洞的底部及侧壁表面形成一黏着层(gluelayer)；于该黏着层表面形成一氮化钛层；以及进行一化学气相沉积制程，于该氯化钛层上形成一钨金属层，以于该介层洞形成该钨插塞。

本发明主要利用氮化钽层以及氮化钛层同时作为阻障层，以有效阻绝钨插塞下方连接的双镶嵌结构内铜金属挤出至介层洞内。此外，由于氮化钛金属对于钨金属的附着能力相当良好，因此在本发明的沉积钨金属的制程中，可直接利用一化学气相沉积法于氮化钛层上沉积钨金属层。

附图说明

图1至图4为本发明制作钨插塞的方法示意图。

图示的符号说明：

10半导体晶片          12硅基底

14铜双镶嵌结构                           16介电层

18介电层                                 22介层洞

24氮化钽层                               26氮化钛层

28钨金属层                               30钨插塞

具体实施方式

请参阅图1至图4。图1至图4为本发明制作钨插塞30的方法示意图。如图1所示，半导体晶片10上包含一硅基底12，以及一典型的铜双镶嵌结构14。双镶嵌结构14形成于一介电层16中，其包括有一下部接触窗(via)结构以及一上部沟渠结构，主要用来作为金属内连线的一部份。

如图2所示，接着于铜双镶嵌结构14顶部表面上以及介电层16表面上均匀沉积一介电层18，一般多使用二氧化硅作为介电层的材料。然后利用一黄光(lithography)制程以及一干蚀刻(dry etch)制程于介电层18内形成一介层洞22。介层洞22形成于铜双镶嵌结构顶部上方，以利后续填入的钨插塞顺利作为电连接上层金属导线(未显示)与铜双镶嵌结构14所连接的内连线。接着于介层洞22的底部及侧壁表面、介电层18表面形成一氮化钽(TaN)层，厚度约在100埃至1000埃(angstrom)之间。氮化钽层一方面作为阻障层之用，另一方面可提供后续制作的插塞与介电层18间较佳的黏着性质。然后再利用一溅镀制程或利用一化学气相沉积制程(CVD)以于氮化钽层24表面形成一厚度约为50埃至600埃的氮化钛(TiN)层26，氮化钛层26亦作为阻障层之用。

如图3所示，接着直接以化学气相沉积法均匀沉积一厚度约2500埃至4000埃的钨金属层28，并将介层洞22填满。如图4所示，最后进行一化学机械研磨制程(CMP)，将钨金属层28顶部表面磨至约略与介电层18表面切齐，完成钨插塞30的制作。

本发明方法在选择阻障层材料时主要有以下考量：(1)良好的铜扩散阻绝特性；(2)对于铜金属以及介电层有良好的附着力；(3)电阻值不能过高(＜1000μΩ-cm)。为了因应扩散能力较强的铜金属内连线的制作，本发明主要利用氮化钽层24以及氮化钛层26同时作为阻障层(barrier layer)，以有效阻绝钨插塞30下方连接的双镶嵌结构14内铜金属挤出至介层洞22内。相较于习知技术，本发明作为阻障层的氨化钽层24以及氮化钛层26系于钨金属的化学气相沉积法之前即已形成于铜双镶嵌结构14的顶部表面，因此可以避免化学气相沉积法过程中高温所造成的铜挤出现象，且阻障的功效优于习知方法中的氮化钽层。此外，由于氮化钛金属对于钨金属的附着能力相当良好，因此在本发明的沉积钨金属的制程中，毋须先以溅镀方式手插塞洞内沉积一钨金属薄膜，即可直接利用一化学气相沉积法于氮化钛层26上沉积钨金属层28。再者，目前半导体业界沉积氮化钽以及沉积氮化钛层已可以使用同一金属溅镀机台进行，因此本发明方法更有助于制程步骤的简化。

以上所述仅本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (11)

1.一种于一半导体晶片上制作一钨插塞的方法，该半导体晶片表面包含有一基底，一铜金属层设于该基底之上，一介电层设于该铜金属层之上，以及一介层洞穿过该介电层并通达该铜金属层表面，其特征是：该方法包含有：

于该介层洞的底部及侧壁表面形成一氮化钽层；

于该氮化钽层表面形成一氮化钛层；以及

进行一化学气相沉积制程，于该氮化钛层上形成一钨金属层，以于该介层洞形成该钨插塞。

2.如权利要求1所述的方法，其特征是：该氮化钛层是利用一溅镀制程或利用一化学气相沉积制程沉积而成。

3.如权利要求1所述的方法，其特征是：该氮化钛层的厚度为50至600埃。

4.如权利要求1所述的方法，其特征是：该氮化钽层的厚度为100至1000埃。

5.如权利要求1所述的方法，其特征是：该方法于该化学气相沉积制程之后另包含有一化学机械研磨制程。

6.一种避免一半导体晶片上的铜金属挤出至一介层洞中的方法，该半导体晶片表面包含有一基底，该铜金属层设于该基底之上，一介电层设于该铜金属层之上，以及该介层洞穿过该介电层并通达该铜金属层表面，其特征是：该方法包含有：

于该介层洞的底部及侧壁表面形成一黏着层；

于该黏着层表面形成一氮化钛层；以及

进行一化学气相沉积制程，于该氯化钛层上形成一钨金属层，以于该介层洞形成该钨插塞。

7.如权利要求6所述的方法，其特征是：该黏着层为一氮化钽层。

8.如权利要求6所述的方法，其特征是：该氮化钛层是利用一溅镀制程或利用一化学气相沉积制程沉积而成。

9.如权利要求6所述的方法，其特征是：该氮化钛层的厚度为50至600埃。

10.如权利要求6所述的方法，其特征是：该黏着层的厚度为100至1000埃。

11.如权利要求6所述的方法，其特征是：该方法于该化学气相沉积制程之后另包含有一化学机械研磨制程。

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