CN1933124A - 制造半导体器件的方法 - Google Patents

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Abstract

这里公开了一种半导体器件的制造方法，其包括的步骤有：在半导体衬底上形成层间绝缘膜；在所述层间绝缘膜上形成金属掩模；通过蚀刻所述金属掩模和所述层间绝缘膜在所述金属掩模和所述层间绝缘膜内形成图案沟槽；在所述层间绝缘膜上形成导电层，以填充所述图案沟槽；以及对所述层间绝缘膜上的多余导电层和所述金属掩模进行抛光，从而使所述导电层保留在所述图案沟槽内。

Description

制造半导体器件的方法
技术领域
本发明涉及一种半导体器件的制造方法，更具体而言，涉及一种采用了单金属镶嵌工艺或双金属镶嵌工艺的半导体器件制造方法。
背景技术
与铝(Al)合金线路相比，铜(Cu)线路为半导体器件提供了降低的电阻、较小的电容和较高的可靠性。因此，在由线路的寄生电阻和寄生电容导致的电路延迟占主导地位的微型元件中，铜线路的重要性得到了提高。一般而言，与Al合金线路不同的是，不容易利用干蚀刻法蚀刻铜，因此，对Cu而言通常采用单金属镶嵌工艺。单金属镶嵌工艺是一种布线工艺。在这一工艺中，预先在由，例如，二氧化硅(SiO2)膜形成的层间绝缘膜内形成预定沟槽，以布线材料填充所述预定沟槽，之后，利用化学机械抛光(CMP)法等去除多余的布线材料，由此形成预期线路。此外，双金属镶嵌法对于降低工艺数量和成本也是有效的，其中，在形成接触孔和布线沟槽之后，同时将布线材料填充于接触孔和布线沟槽中，之后去除多余布线材料。例如，在日本专利公开特开平11-45887中公开了这一技术。
随着LSI设计规则不断减小尺寸，含有阻挡金属的比例已经在提高，阻挡金属用于防止Cu线路表面或晶界中的分散或者防止Cu扩散到绝缘膜中。因此，在这种提高等的影响的作用下产生了线路电阻的急剧增大的问题，其导致了半导体器件的处理速度的降低。此外，利用PVD方法在沟槽的上端或接触孔内淀积类似悬垂(overhang)形状的阻挡金属。因而，还将面对这样的问题，由于LSI的尺寸持续下降的设计规则，容易在淀积布线材料(通常情况下为Cu)时造成空洞。
就解决上述问题的措施而言，减薄阻挡金属的方法和在不采用任何阻挡金属的情况下形成无阻挡结构的方法是公知的。就减薄阻挡金属而言，具有一种简单地减薄阻挡金属的方法，所述阻挡金属是通过通常采用的PVD法淀积的。除此之外，近来，一种利用原子层淀积(ALD)法淀积的阻挡金属开始引起人们的注意。此外，就无阻挡结构而言，除了采用具有Cu的低扩散系数并且由，例如，苯并环丁烯(BCB)构成的膜作为绝缘膜的方法之外，还有一种已知方法，其中，将Cu与诸如镁(Mg)或铝(Al)的金属混合，由此增强阻挡属性，同时抑制线路电阻的增大。例如，在T.Usui et al.，“LowResistive and Highly Reliable Cu Dual-Damascene Interconnect TechnologyUsing Self-Formed MnSixOy Barrier Layer”，Proceeding of IEEE IITC，2005中公开了这种方法。
无阻挡结构或阻挡金属的减薄使降低半导体器件的线路电阻成为了可能。但是，在形成线路时，在CMP工艺中引起了下述问题。在下文中，将通过给出作为例子的无阻挡结构描述这些问题。
图4A是在单金属镶嵌工艺或双金属镶嵌工艺中执行CMP之前的工艺横截面图。如图4A所示，在基础衬底101上的层间绝缘膜102上形成布线沟槽，在所述层间绝缘膜102上形成由Cu等构成的导电层104，以填充所述布线沟槽。通常，在具有高布线密度的区域内导电层104的浮凸(swelling)量变高，而在具有低布线密度的区域内导电层104的浮凸量变低。
之后，对导电层104进行CMP，以去除层间绝缘膜102上的多余导电层104。CMP包括：通过去除多余的由Cu构成的导电层104而使导电层104变平的第一步骤，以及在保持使导电层104变平的同时去除导电层104和层间绝缘膜102的表面的第二步骤。在第二步骤中，大体上，为了去除在处理过程中产生的线路小面(facet)，采用浆料使导电层104和层间绝缘膜102的抛光速度基本相互均衡(equalize)，并且，在保持平化的同时实施抛光直到获得预期的线路高度为止。
发明内容
但是，不使用阻挡金属导致了没有抛光停止机制。因此，在完成第一步骤中的抛光之后无法获得平坦的导电层104。因此，产生了侵蚀，其中，在具有低图案密度的区域内，对层间绝缘膜102和导电层104进行过度抛光(参考图4B)。即使在这种状态下执行第二步骤中的抛光，也只能是在未改善侵蚀的情况下去除导电层104和层间绝缘膜102的表面(参考图4C)。
人们还想出了，在第一步骤中采用在导电层104与层间绝缘膜102之间具有更高抛光选择性的浆料。图5A到图5C分别示出了这种情况下的工艺横截面图。
当在第一步骤中采用在导电层104与层间绝缘膜102之间具有更高抛光选择性的浆料时，在具有低图案密度的区域内产生了凹陷(dishing)，其中，导电层104的表面相对于层间绝缘膜102的表面降低(参考图5B)。即使在这种状态下执行第二步骤中的抛光，也只能是在未改善凹陷的情况下去除导电层104和层间绝缘膜102的表面(参考图5C)。
实际上，在晶片的表面之内同时产生了侵蚀和凹陷。在任何情况下，当采取无阻挡结构时，由于没有抛光停止机制，因此变得难以形成具有高平坦度的线路。即使在减薄阻挡金属时，也会类似地导致上述问题。其原因在于，被减薄的阻挡金属不能起到抛光停止机制的作用。
本发明是在考虑上述情况的条件下实现的，因此，希望提供一种即使在没有阻挡金属的情况下，也能够提高线路平坦度的半导体器件的制造方法。
根据本发明的一方面，提供了一种制造半导体器件的方法，其包括的步骤有：在半导体衬底上形成层间绝缘膜；在所述层间绝缘膜上形成金属掩模；通过蚀刻掉所述金属掩模和所述层间绝缘膜的部分在所述金属掩模和所述层间绝缘膜内形成图案沟槽；在所述层间绝缘膜上形成导电层，以填充所述图案沟槽；以及对所述层间绝缘膜上的多余导电层和所述金属掩模进行抛光，从而使所述导电层保留在所述图案沟槽内。
在本发明的上述方面中，当在所述金属掩模和所述层间绝缘膜内形成图案沟槽时，将金属掩模保留在除了层间绝缘膜内的图案沟槽之外的部分内。也就是说，仅将金属掩模保留在层间绝缘膜表面中有待抛光的，即以后要被抛光的表面上。
出于这一原因，即使在以导电层直接填充层间绝缘膜的图案沟槽，之后，对位于图案沟槽之外的层间绝缘膜上的导电层抛光时，相关的金属掩模也起着抛光停止机制的作用。因此，形成了其内不含有阻挡金属的线路。
根据本发明，有可能制造出一种半导体器件，其中，提高了无阻挡结构和线路的平坦度。因而，有可能实现降低线路电阻，由此有可能制造具有高处理速度的半导体器件。
通过下述结合附图的说明，本发明的上述和其他特征和优点将变得显而易见，所述附图通过举例的方式示出了本发明的优选实施例。
附图说明
图1A到图1E分别是说明根据本发明的实施例1的半导体器件制造方法的工艺横截面图；
图2A到图2K分别是说明根据本发明的实施例2的半导体器件制造方法的工艺横截面图；
图3A到图3D分别是说明根据本发明的实施例3的半导体器件制造方法的工艺横截面图；
图4A到图4C分别是说明相关技术中的半导体器件制造方法中的问题的工艺横截面图；以及
图5A到图5C分别是说明相关技术中的半导体器件制造方法中的另一问题的工艺横截面图；
具体实施方式
将参考附图在下文中详细描述本发明的优选实施例。
[实施例1]
现在将参考图1A到图1E详细说明本发明的实施例1。在本发明的实施例1中，将在下文中描述将本发明应用于单金属镶嵌工艺的例子。
如图1A所示，例如，在基础衬底1上淀积150nm厚的碳氧化硅(SiOC)膜，以形成第一层间绝缘膜2。基础衬底1使得晶体管和其他组成元件形成于由硅等构成的半导体衬底上，因而其对应于本发明的半导体衬底。接下来，例如，在第一层间绝缘膜2上形成10nm厚的钽(Ta)膜，以形成由金属材料构成的金属掩模3。在这种情况下，例如，采用平行板等离子体增强CVD系统形成碳氧化硅膜。在形成碳氧化硅膜的过程中，采用甲基硅烷(SiCH3)作为硅源气体。此外，利用，例如，采用普通磁控管溅射系统和钽靶板的定向溅射法淀积钽膜。出于当导电层(由Cu构成)受到CMP时阻挡抛光的目的，希望将实施例1中的金属掩模3的厚度设置为5nm或更大。此外，出于在形成线路的光刻工艺过程中与下层对准的目的，优选将金属掩模3的厚度设置为给定厚度或更低，从而允许光穿透金属掩模3。尽管取决于金属掩模3的材料，但是，希望将这一建议厚度设置为15nm或更低。接下来，利用光刻技术在金属掩模3上形成具有布线图案的抗蚀剂掩模21。
如图1B所示，通过采用具有布线图案的抗蚀剂掩模21的干蚀刻法对金属掩模(由钽膜形成)3有选择地蚀刻。接下来，在利用干蚀刻法有选择地蚀刻第一层间绝缘膜2之后，通过利用氧(O2)等离子体的灰化工艺和利用化学试剂的后期处理(after-treatment)去除抗蚀剂掩模21和蚀刻处理过程中的残留沉积物。结果，在第一层间绝缘膜2和金属掩模3内形成了布线沟槽2a。可以在采用卤素气体作为蚀刻气体的条件下，采用普通磁控蚀刻系统执行实施例1中对金属掩模3的处理。在这种情况下，在采用氯气(Cl2)作为蚀刻气体，并将偏置功率设置为800W的条件下执行对金属掩模3的处理。此外，在采用八氟代丁烷(C4F8)气体和氩气(Ar)作为蚀刻气体，并将偏置功率设置为400W的条件下，采用普通磁控蚀刻系统执行对作为第一层间绝缘膜2的碳氧化硅膜的处理。而且，将气体流量比率(C4F8∶Ar)设置为1∶4，将衬底的温度设置为20℃。
如图1C所示，在执行脱气(degassing)处理之后，利用溅射法淀积其中含有Cu的合金，以形成在其上利用电解电镀法淀积布线材料(Cu)的种层4。就实施例1中种层4的淀积而言，为了在布线沟槽2a上以大覆盖率形成种层4，优选建议采用诸如自放电离子化溅射法或长距离溅射法的定向溅射法。在实施例1中，利用采用其内含有5％的锰(Mn)的CuMn靶板的定向溅射法淀积40nm厚的CuMn合金作为种层4。
接下来，在利用电解电镀法、溅射法或CVD法淀积由Cu构成的导电层5之后，在300℃下对导电层5执行15分钟的退火处理。这里，在实施例1中，采用了电解电镀法实施导电层5的淀积。在这一退火过程中，将种层4中存在于第一层间膜2附近的锰(Mn)与第一层间绝缘膜2内含有的硅键合到一起，由此以自对准方式形成针对Cu具有高阻挡属性的MnSixOy阻挡层(合金层)。结果，即使不采用相关技术中采用的诸如钽的任何阻挡金属，也有可能形成高性能Cu线路。此外，这一阻挡层还具有这样的优点，即几乎不增大Cu线路的电阻，因为其在Cu种层4中大约占有几个百分点。
如图1D所示，例如，利用CMP法去除多余的导电层(由Cu构成)5，而不是填充于布线沟槽2a中的导电层5。在CMP法的第一步骤中，利用在多余的导电层5与金属掩模3和第一层间绝缘膜(碳氧化硅膜)2每者之间提供了大选择性的二氧化硅浆料对多余的导电层(由Cu构成)抛光。通常，在导电层5中，当图案较为密集时图案的浮凸量高，而当图案较为稀疏时图案的浮凸量低(参考图1C)。但是，在根据实施例1形成的单金属镶嵌结构中，淀积10nm厚的由金属材料构成的金属掩模3作为最上层。结果，即使就在Cu线路中不具有阻挡金属的结构而言，抛光也能够在金属掩模3上停止，其使形成具有极佳平坦度的线路成为了可能。
如图1E所示，在CMP法的第二步骤中，利用使金属掩模3、第一层间绝缘膜(碳氧化硅膜)2和导电层(由Cu构成)5的抛光速率彼此均衡的二氧化硅浆料对留在第一层间绝缘膜2上的多余金属掩模3进行抛光。这里，尽管为了清除金属掩模3的抛光残留物执行了过度抛光(过抛光)，但是，由于采用二氧化硅浆料使金属掩模3、第一层间绝缘膜(碳氧化硅膜)2和导电层(由Cu构成)5的抛光速率彼此均衡，因此，在进行抛光的同时，保持了在CMP法的第一步骤中获得的平坦度。结果，变得有可能形成不存在金属掩模3的抛光残留物，并由此具有极佳平坦度的第一级线路(first levelwiring)M1。而且，调整实施例中受到过抛光的多余金属掩模3的量，使得第一级线路M1的最终高度变为130nm。
在形成实施例1的单金属镶嵌结构的过程中，可以在除布线沟槽2a之外的第一层间绝缘膜2上保留10nm厚的金属掩模3。因此，在CMP工艺过程中，能够在保持极佳平坦度的同时，使抛光停止于金属掩模3上。于是，有可能抑制线路平坦度变差。结果，即使在LSI的设计规则在于尺寸持续下降时，也有可能提供具有低电阻，即高处理速度的半导体器件。与相关技术中的任何半导体器件相比，根据本发明的实施例1制造的半导体器件至少具有更低的电阻、更高的处理速度和更低的弥散(dispersion)(更出色的平坦度)特性。
[实施例2]
到目前为止，已经在实施例1中描述了将本发明应用于单金属镶嵌工艺的例子，而在实施例2中，将在下文中详细描述将本发明应用于双金属镶嵌工艺的例子。应当注意，现在将利用，例如，通过实施例1的工艺制造的线路结构描述较低级别的线路。
如图2A所示，在执行预定的后期处理之后，在第一级线路M1上淀积，例如，35nm厚的碳化硅(SiC)膜，以形成针对Cu的扩散防止膜6。如此形成的扩散防止膜6还起着针对Cu的氧化防止膜的作用。例如，可以在将压力设置为550Pa，并采用甲基硅烷(SiCH3)作为硅源气体的条件下，采用平行板等离子体增强CVD系统淀积碳化硅膜。接下来，在扩散防止膜6上淀积，例如300nm厚的碳氧化硅膜(SiOC)，以形成第二层间绝缘膜7。这里，例如，在采用甲基硅烷(SiCH3)作为硅源气体的条件下，采用平行板等离子体增强CVD系统淀积碳氧化硅膜。接下来，在第二层间绝缘膜7上形成，例如，大约100nm厚的由氧化硅(SiO2)膜形成的绝缘膜8。接下来，在绝缘膜8上形成，例如10nm厚的钽(Ta)膜，以形成金属掩模9。这里，例如，在采用甲基硅烷(SiH3)作为硅源气体的条件下，采用平行板等离子体增强CVD系统淀积作为绝缘膜8的氧化硅膜。此外，利用，例如，采用普通磁控管溅射系统和钽靶板的定向溅射法淀积钽膜。出于当导电层(由Cu构成)受到CMP时停止抛光的目的，希望将实施例1中的钽膜的厚度设置为5nm或更大。此外，出于在形成线路的光刻工艺过程中与下层对准的目的，优选将金属掩模9的厚度设置为给定厚度，从而允许光穿透金属掩模9。尽管取决于金属掩模9的材料，但是，希望将这一建议厚度设置为15nm或更低。接下来，利用光刻技术在金属掩模9上形成具有接触孔图案的抗蚀剂掩模22。
如图2B所示，利用采用具有接触孔图案的抗蚀剂掩模22的干蚀刻法，在金属掩模(钽膜)9、绝缘膜(氧化硅膜)8和第二层间绝缘膜(碳氧化硅膜)内形成接触孔7a。可以在采用卤素气体作为蚀刻气体的条件下，采用普通磁控蚀刻系统执行实施例2中对金属掩模9的处理。在这种情况下，具体而言，在采用氯气(Cl2)作为蚀刻气体，并将偏置功率设置为800W的条件下执行对金属掩模9的处理。此外，在采用八氟代丁烷(C4F8)气体、氩气(Ar)和氧气(O2)作为蚀刻气体，并将偏置功率设置为500W的条件下，采用普通磁控蚀刻系统执行对第二层间绝缘膜(碳氧化硅膜)7和绝缘膜(氧化硅膜)8的处理。而且，将气体流量比率(C4F8∶Ar∶O2)设置为1∶4∶2，并将衬底的温度设置为20℃，从而使碳氧化硅膜和氧化硅膜的处理速率彼此均衡。
如图2C所示，通过采用氧(O2)等离子体的灰化处理和采用化学试剂的后期处理去除抗蚀剂掩模22和在蚀刻处理过程中产生的残留沉积物。
如图2D所示，利用光刻技术在金属掩模9和扩散防止膜6的暴露部分上形成具有布线图案的抗蚀剂掩模23。
如图2E所示，利用采用抗蚀剂掩模23的干蚀刻法，在金属掩模(钽膜)9、绝缘膜(氧化硅膜)8和第二层间绝缘膜(碳氧化硅膜)7内形成布线沟槽7b。这里，将被蚀刻的碳氧化硅膜的量设置为200nm深，从而使接触孔7a的深度变成135nm。可以在采用卤素气体作为蚀刻气体的条件下，采用普通磁控蚀刻系统执行实施例2中对金属掩模9的处理。在这种情况下，具体而言，在采用氯气(Cl2)作为蚀刻气体，并将偏置功率设置为800W的条件下执行对金属掩模9的处理。此外，在采用八氟代丁烷(C4F8)气体、氩气(Ar)和氧气(O2)作为蚀刻气体，并将偏置功率设置为500W的条件下，采用普通磁控蚀刻系统执行对第二层间绝缘膜(碳氧化硅膜)7和绝缘膜(氧化硅膜)8的处理。而且，将气体流量比率(C4F8∶Ar∶O2)设置为1∶4∶2，并将衬底的温度设置为20℃，从而使碳氧化硅膜和氧化硅膜的处理速率彼此均衡。
如图2F所示，通过采用氧(O2)等离子体的灰化处理和采用化学试剂的后期处理去除抗蚀剂掩模23和在蚀刻处理过程中产生的残留沉积物。
如图2G所示，蚀刻处于接触孔7a的底部的扩散防止膜(SiC膜)6，以形成连接至第一级线路M1的的接触孔7a，由此完成预定的双金属镶嵌处理。例如，在采用二氟代甲烷(CH2F2)气体、氧气(O2)和氩气(Ar)作为蚀刻气体，将气体流量比率(CH2F2∶O2∶Ar)设置为2∶1∶5，并将偏置功率设置为100W的条件下，采用普通磁控蚀刻系统执行这种情况下的蚀刻。
如图2H所示，在执行脱气处理之后，利用溅射法淀积其中含有Cu的合金，以形成在其上利用电解电镀法淀积布线材料(Cu)的种层10。出于在接触孔7a和布线沟槽7b上以高覆盖率形成种层10的目的，优选建议利用诸如自放电离子化溅射法(self-discharge ionization sputtering method)或长距离溅射法的定向溅射法。在实施例2中，具体而言，利用采用其内含有5％的锰(Mn)的CuMn靶板的定向溅射法淀积40nm厚的CuMn合金。
如图2I所示，利用电解电镀法、溅射法或CVD法淀积由Cu构成的导电层11，以填充接触孔7a和布线沟槽7b。之后，在300℃下对导电层11执行15分钟的退火处理。这里，在实施例2中，采用了电解电镀法实施导电层11的淀积。在这一退火过程中，使种层10中存在于第二层间绝缘膜7的附近的锰(Mn)与第二层间绝缘膜7中含有的硅键合，由此以自对准的方式形成针对Cu具有高阻挡属性的MnSixOy阻挡层(合金层)。结果，即使不采用在相关技术中采用的诸如钽的任何阻挡金属也可能形成高性能Cu线路。此外，这一阻挡层还具有这样的优点，即几乎不增大Cu线路的电阻，因为其在Cu种层中大约占有几个百分点。
如图2J所示，例如，利用CMP法去除位于接触孔7a和布线沟槽7b以外的多余的导电层(由Cu构成)11。在CMP法的第一步骤中，利用在多余的导电层(由Cu构成)11与金属掩模9和第二层间绝缘膜7每者之间提供了大选择性的二氧化硅浆料对多余的导电层(由Cu构成)11抛光。通常，在导电层11中，当图案较为密集时图案的浮凸量高，而当图案较为稀疏时图案的浮凸量低(参考图2I)。但是，在根据实施例2形成的双金属镶嵌结构中，淀积10nm厚的由金属材料构成的金属掩模9作为最上层。结果，即使就在Cu线路中不具有阻挡金属的结构而言，抛光也能够在金属掩模9上停止，其使形成具有极佳平坦度的线路成为了可能。
如图2K所示，在CMP法的第二步骤中，利用使金属掩模9、绝缘膜(氧化硅膜)8、第二层间绝缘膜(碳氧化硅膜)7和导电层(由Cu构成)11的抛光速率彼此均衡的二氧化硅浆料对留在第二层间绝缘膜7上的多余金属掩模9进行抛光。布线沟槽7b内的种层10和导电层11变为第二级线路M2，接触孔7a内的种层10和导电层11变成了接触C，第二级线路M2通过接触C连接至第一级线路M1。这里，尽管为了清除金属掩模9的抛光残留物执行了过度抛光(过抛光)，但是，由于采用二氧化硅浆料使金属掩模9、第二层间绝缘膜(碳氧化硅膜)7和导电层(由Cu构成)11的抛光速率彼此均衡，因此，在进行抛光的同时，保持了在CMP法的第一步骤中获得的平坦度。结果，变得有可能形成不存在金属掩模9的抛光残留物，并由此具有极佳平坦度的第二级线路M2。这里，调整实施例中受到过抛光的多余金属掩模9的量，使得第二级线路M2的最终高度变为130nm。
在形成实施例2的双金属镶嵌结构的过程中，可以在接触孔7a和布线沟槽7b之外的第二层间绝缘膜7上保留10nm厚的金属掩模9。因此，在CMP工艺过程中，能够在保持极佳平坦度的同时，使抛光停止于金属掩模9上。于是，有可能抑制线路平坦度变差。结果，即使在LSI的设计规则在于尺寸持续下降时，也有可能提供具有低电阻，即高处理速度的半导体器件。与相关技术中的任何半导体器件相比，根据本发明的实施例2制造的半导体器件至少具有更低的电阻、更高的处理速度和更低的弥散(更出色的平坦度)特性。
[实施例3]
到目前为止，已经分别在实施例1和实施例2中描述了将本发明应用于均不具有阻挡金属的单金属镶嵌结构和双金属镶嵌结构的例子。但是，也可能将本发明应用于采用薄膜阻挡金属的单金属镶嵌结构或双金属镶嵌结构。在下文中将描述这次的应用实例。而且，由于实施例3中直至图2G所示的工艺与实施例2中的工艺相同，因此，为了简化起见这里省略了对它们的说明。
如图3A所示，在执行脱气处理之后，例如，淀积3nm厚的钽(Ta)膜，以形成防止Cu扩散到第二层间绝缘膜7内的阻挡金属12。在这种情况下，例如，利用采用普通磁控管溅射系统和钽靶板的定向溅射法淀积钽(Ta)膜。就实施例3中的阻挡金属12的淀积而言，出于在接触孔7a和布线沟槽7b上以高覆盖率形成阻挡金属12的目的，优选建议利用诸如自放电离子化溅射法或长距离溅射法的定向溅射法。
如图3B所示，利用电解电镀法、溅射法或CVD法淀积由Cu或其内含有Cu的合金构成的膜，以形成填充接触孔7a和布线沟槽7b的导电层13。在这一过程中，在形成与实施例1和实施例2均类似的种层之后，可以形成导电层13。
如图3C所示，例如，利用CMP法去除在接触孔7a和布线沟槽7b之外的部分上淀积的多余的导电层(由Cu构成)13。在CMP法的第一步骤中，利用在多余的导电层13与阻挡金属(Ta)12和绝缘膜(氧化硅膜)8每者之间提供了大选择性的二氧化硅浆料对多余的导电层(由Cu构成)13抛光。通常，在导电层13中，当图案较为密集时图案的浮凸量高，而当图案较为稀疏时图案的浮凸量低(参考图3B)。出于这一原因，当就晶片表面内的所有图案而言对由Cu构成的多余导电层13抛光时，当图案较为稀疏时，就会增大抛光阻挡金属12的量。因此，人们担心即使在采用在多余的导电层13和阻挡金属12之间提供高选择性的二氧化硅浆料时，也会在第一步骤的第一阶段抛光整个阻挡金属12。结果，最终线路高度的均匀性变差。由于随着LSI尺寸变小阻挡金属12也变薄，因此，这一问题变得更为严重。但是，在根据实施例3形成的双金属镶嵌结构中，淀积10nm厚的金属掩模9作为最上层。因此，即使在形成3nm厚的阻挡金属12时，也能使抛光停止于金属掩模9上，其使得形成具有极佳平坦度的线路成为了可能。
如图3D所示，在CMP法的第二步骤中，利用使阻挡金属(Ta)12、金属掩模9、绝缘膜(氧化硅膜)8、第二层间绝缘膜(碳氧化硅膜)7和导电层(由Cu构成)13的所有抛光速率均彼此均衡的二氧化硅浆料对第二层间绝缘膜7上的多余金属掩模9和阻挡金属12进行抛光。这里，尽管为了清除金属掩模9和阻挡金属12的抛光残留物执行了过度抛光(过抛光)，但是，由于采用二氧化硅浆料使阻挡金属12、金属掩模9、绝缘膜8、第二层间绝缘膜(碳氧化硅膜)7和导电层(由Cu构成)13的所有抛光速率均彼此均衡，因此，在进行抛光的同时，保持了在CMP法的第一步骤中获得的平坦度。结果，变得有可能形成不存在金属掩模9的抛光残留物，并由此具有极佳平坦度的Cu线路。而且，调整实施例3中受到过抛光的多余金属掩模9和阻挡金属12的量，使得第二级线路M2的最终高度变为130nm。
在实施例3中，有可能形成这样的结构，即其在接触孔7a和布线沟槽7b内具有薄阻挡金属12，并且在除接触孔7a和布线沟槽7b之外的部分上具有厚金属掩模9。因此，在导电层13受到CMP时，能够在保持极佳平坦度的同时，使抛光停止于金属掩模9上。于是，有可能抑制线路平坦度变差。结果，即使在LSI的设计规则于尺寸持续下降时，也有可能提供具有低电阻，即高处理速度的半导体器件。于相关技术中的任何半导体器件相比，根据本发明的实施例3制造的半导体器件至少具有更低的电阻、更高的处理速度和更低的散射(更出色的平坦度)特性。
应当注意，本发明不限于实施例1到3的描述。
每一金属掩模3和9不受上述膜类型、膜厚度以及制造方法的限制。也就是说，也可以将Pd、Ni、Co、W、Ta、Ti、Ru、Au、Ag、Al、Mn、Mg、Ge、Zr或Cr、其合金、其氮化物或其内将多种金属、合金和氮化物相互结合的多层金属膜应用于每一金属掩模3和9。
此外，到目前为止，已经对实施例1到3进行了说明，在每一实施例中都采用了碳氧化硅膜作为构成第一层间绝缘膜2和第二层间绝缘膜7每者的绝缘材料。但是，应当理解，除了碳氧化硅膜之外，可以将任何在半导体器件中采用的绝缘膜用于第一层间绝缘膜2和第二层间绝缘膜7每者。例如，即使将二氧化硅(SiO2)膜、利用旋涂法形成的诸如甲基倍半硅氧烷(MSQ)膜或氢倍半硅氧烷(HSQ)膜的有机膜、聚芳基醚(polyaryl ether)膜、聚芳撑醚(polyarylene ether)膜、无定形碳膜、聚四氟乙烯膜或由任何此类膜获得的多孔膜应用于第一层间绝缘膜2和第二层间绝缘膜7每者，也没有问题。
也可能采用所谓的混合线路(hybrid wiring)结构，其中，用于形成接触孔7a的层间绝缘膜和用于形成布线沟槽7b的层间绝缘膜在实施例2和实施例3中均发生变化。此外，到目前为止在实施例2和实施例3中描述的形成双金属镶嵌结构的方法都只是例子，因此，可以将本发明应用于所有形成其的方法。
分别在实施例1和2中描述的种层4和10每者的材料不受上述膜类型和成分的限制。也就是说，也可以将Pd、Ni、Co、W、Ta、Ti、Ru、Au、Ag、Al、Mn、Mg、Ge、Zr或Cr、其合金、其氮化物或其内将多种金属、合金和氮化物相互结合的材料应用于种层4和10每者。此外，即使在增加金属材料的成分时，只要这种增加能够实现最终的铜线路的电阻值，也没问题。
此外，应当注意，在不背离本发明的大意的情况下，也可以做出各种改变。
尽管已经采用具体术语描述了本发明的优选实施例，但是，这样的描述只是出于说明的目的，应当理解，在不背离权利要求的精神和范围的条件下可以做出修改和变化。
本发明包含与2005年9月14日在日本专利局提交的日本专利申请JP2005-266865相关的主题，在此将其全文引入以做参考。

Claims (6)

1.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底上形成层间绝缘膜；
在所述层间绝缘膜上形成金属掩模；
通过蚀刻掉所述金属掩模和所述层间绝缘膜的部分在所述金属掩模和所述层间绝缘膜内形成图案沟槽；
在所述层间绝缘膜上形成导电层，以填充所述图案沟槽；以及
对所述层间绝缘膜上的多余导电层和所述金属掩模进行抛光，从而使所述导电层保留在所述图案沟槽内。
2.根据权利要求1所述的制造半导体器件的方法，还包括的步骤有：
在所述形成导电层的步骤之前，在所述图案沟槽的内壁上形成含有铜和其他金属的合金的种层；
其中，在所述的形成导电层的步骤中形成含有铜的导电层。
3.根据权利要求2所述的制造半导体器件的方法，还包括的步骤有：
在所述的形成导电层的步骤之后，通过退火处理引起所述种层和所述层间绝缘膜相互反应，由此形成用于防止铜扩散的阻挡层。
4.根据权利要求2所述的制造半导体器件的方法，其中，在所述的形成种层的步骤中形成铜和锰的合金层。
5.根据权利要求1所述的制造半导体器件的方法，其中，所述的对所述层间绝缘膜上的多余导电层和所述金属掩模抛光的步骤包括：
采用在所述导电层与所述金属掩模和所述层间绝缘膜每者之间具有抛光选择性的浆料抛光所述导电层的第一抛光步骤；以及
采用使所述金属掩模、所述层间绝缘膜和所述导电层的抛光速率基本相互均衡的浆料对所述层间绝缘膜和所述导电层的表面抛光直到至少去除所述金属掩模的第二抛光步骤。
6.根据权利要求1所述的制造半导体器件的方法，其中，在所述的在所述层间绝缘膜内形成图案沟槽的步骤中，形成布线沟槽或接触孔，或者布线沟槽和接触孔作为所述图案沟槽。
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