CN102446847A - 一种降低铜互连方块电阻的全光阻双大马士革方法 - Google Patents
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- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 50
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 50
- 239000010949 copper Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 41
- 229920002120 photoresistant polymer Polymers 0.000 title claims abstract description 38
- 230000009977 dual effect Effects 0.000 title claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 37
- 238000001259 photo etching Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims description 30
- 230000004888 barrier function Effects 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 13
- 238000004528 spin coating Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 230000008719 thickening Effects 0.000 claims description 8
- 239000000075 oxide glass Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000005240 physical vapour deposition Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 3
- UEOHLCHONPSSGX-UHFFFAOYSA-N [B].[P].O=[Si] Chemical compound [B].[P].O=[Si] UEOHLCHONPSSGX-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 238000003701 mechanical milling Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000000227 grinding Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 8
- 230000008859 change Effects 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000009467 reduction Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种降低铜互连方块电阻的全光阻双大马士革方法。在本发明选用的全光阻双大马士革工艺中，利用三次光刻刻蚀获得不同深度的金属沟槽及通孔，最终部分铜互连具有较厚的铜厚度，从而获得较低方块电阻的铜互连线。通过本发明提供的方法可以对铜互连线沟槽的深度进行选择性改变，从而使符合条件的特定区域的铜互连线方块电阻降低，从而实现选择性降低芯片互连方块电阻的目的。在不改变整体铜互连深度、不增大工艺难度、不缩小工艺窗口的前提下，最大程度的降低互联方块电阻，从而降低芯片的信号延迟，降低损耗，提高芯片整体性能。
Description
技术领域
本发明涉及半导体中金属铜互连线制造领域，尤其涉及一种降低铜互连方块电阻的全光阻双大马士革方法。
背景技术
在半导体集成电路工业中，高性能的集成电路芯片需要高性能的后段电学互连。由于金属铜具有低电阻率特性，而在先进集成电路芯片中得到了越来越广泛的应用。从铝线到铜线，材料的变革带来了电阻率的巨大降低。随着集成电路技术的进步，芯片复杂程度的增加，后段互连的复杂度和长度越来越大，这意味着芯片内的后段互连线的电阻成为性能的瓶颈之一。有效地降低电阻成为集成电路中的一个重要研究课题。
电阻计算公式为
其中R为电阻，ρ为材料的电阻率，L为导线长度，W为互连线宽度，H为互连线的厚度。随着芯片尺寸的缩小，密度的提高和芯片复杂度的提高，互连线的宽度不断减小，互连线的总长度L也无可避免的增大。由此吗，可以减少电阻的因素只剩下电阻率和厚度。而从使用金属铝互连切换到金属铜互连，就是从降低互连线的电阻率从而实现总体电阻的降低的。而对于同种材料而言，其电阻率基本是固定的。因此，可以用于降低高端铜互连线的电阻的唯一因素就只有提高互连线的厚度H。为了更准确的表征厚度对电阻的影响，半导体技术中采用方块电阻(Sheet Resistance，也叫薄层电阻，其计算公式为
)来表征，这样对于不同形状的互连线，方块电阻能精确的表征出厚度对电阻的影响，而不受导线长度和宽度的影响。
实际上，由于金属填充工艺和刻蚀工艺的限制，嵌入式的铜互连结构要成功实现，其基本工艺条件要求高宽比不能过大，即对于某一宽度的铜互连线，其厚度不能太厚。因为厚度太厚，意味着沟槽结构深度很大，将不利于刻蚀工艺控制蚀刻的形貌和尺寸，而金属填充工艺也比较难完成完全填充，这样反而会增大方块电阻，降低互连的可靠性，带来非常不利的影响。因此不可能无限制的增大互连线的整体厚度来降低方块电阻。
发明内容
本发明根据现有技术中存在的问题，提供一种降低铜互连方块电阻的全光阻双大马士革方法。通过采用在双大马士革铜互连工艺在通孔层中，利用全部使用光阻的三次光刻和刻蚀在同一互连层中即包含有正常厚度的金属互连结构和通孔，又含有降低了方块电阻的较厚的金属结构。由于选择性的增大了符合特定条件的铜互连结构的厚度，降低了定义区域铜互连线的方块电阻。
为了实现上述的目的，本发明提供一种降低铜互连方块电阻的全光阻双大马士革方法，包括以下顺序步骤：
步骤1：在下层金属互连结构层上先后淀积一刻蚀阻挡层、一SiOCH低k介电层和一SiO2介电保护层，在一SiO2介电保护层上旋涂第一光阻层，在第一光阻层上光刻形成通孔的图形，对通孔图形进行刻蚀，刻蚀至通孔中暴露出刻蚀阻挡层为止，去除第一光阻层，所述通孔图形位于下层金属互结构层中的互联结构上方。
步骤2：在SiO2介电保护层表面和通孔内旋涂一底部抗反射层，在底部抗反射层上先后旋涂一低温氧化硅玻璃层和第二光阻层，并在第二光阻层上形成可全部金属导线槽的图形，对全部金属导线槽的图形进行刻蚀，刻蚀至SiOCH低k介电层中为止，除去第二光阻层、低温氧化硅玻璃层和底部抗反射层，所述全部金属导线槽中暴露有所述通孔。第二光阻层和低温氧化硅玻璃层在干法刻蚀过程中会消耗完。
步骤3：在SiO2介电保护层表面、通孔和全部金属导线槽的底面和侧壁上内旋涂第三光阻层，并在第三光阻层上形成可加厚金属导线的图形，对可加厚金属导线槽的图形进行刻蚀，刻蚀至SiOCH低k介电层中为止，去除第三光阻层，所述可加厚金属导线槽在全部金属导线槽中。
步骤4：对通孔底部的刻蚀阻挡层进行刻蚀，使得通孔底部暴露出互联结构。
步骤5：在SiO2介电保护层表面、通孔、全部金属导线槽和可加厚金属导线槽的底部和侧壁先后淀积金属阻挡层和铜籽晶层，所述金属阻挡层与互联结构相接触。
步骤6：研磨去除SiO2介电保护层以及覆盖在其上的金属阻挡层和铜籽晶层。
在上述提供方的方法中，其中所述金属阻挡层为TaN/Ta材料。
在上述提供方的方法中，其中所述光阻层由光刻胶材料组成。
在上述提供方的方法中，其中所述SiOCH低k介电层的相对介电常数的范围为2～4.2。可以选择的SiOCH低k介电层材料为氟掺杂氧化硅玻璃、掺碳氧化硅、多孔低介电常数材料、氧化硅、硼磷氧化硅玻璃中的一种或多种。
在上述提供方的方法中，其中所述刻蚀阻挡层为SiCN。
在上述提供方的方法中，其中所述研磨采用化学机械研磨法。
在上述提供方的方法中，其中所述刻蚀采用等离子体干法刻蚀。
在上述提供方的方法中，其中所述刻蚀阻挡层、SiOCH低k介电层和SiO2介电保护层采用化学汽相沉积生长。
在上述提供方的方法中，其中所述金属阻挡层和铜籽晶层采用物理汽相沉积生长。
本发明选用的全光阻双大马士革工艺中，利用三次光刻刻蚀获得不同深度的金属沟槽及通孔，最终部分铜互连具有较厚的铜厚度，从而获得较低方块电阻的铜互连线。通过本发明提供的方法可以对铜互连线沟槽的深度进行选择性改变，从而使符合条件的特定区域的铜互连线方块电阻降低，从而实现选择性降低芯片互连方块电阻的目的。在不改变整体铜互连深度、不增大工艺难度、不缩小工艺窗口的前提下，最大程度的降低互联方块电阻，从而降低芯片的信号延迟，降低损耗，提高芯片整体性能。
附图说明
图1是本发明中完成淀积SiO2介电保护层后的结构示意图。
图2是本发明中形成第一光阻层上图案后的结构示意图。
图3是本发明中形成通孔后的结构示意图。
图4是本发明中形成第二光阻层图案后的结构示意图。
图5是本发明中形成正常金属导线槽后的结构示意图。
图6是本发明中形成第三光阻层图案后的结构示意图。
图7是本发明中形成可加厚金属导线槽后的结构示意图。
图8是本发明中淀积完成金属阻挡层和铜籽晶层后的结构示意图。
图9是本发明中提供方法所形成的铜互连结构。
具体实施方式
本发明提供一种降低铜互连方块电阻的全光阻双大马士革方法。利用全部使用光阻的三次光刻和刻蚀在同一互连层中即包含有正常厚度的金属互连结构和通孔，又含有降低了方块电阻的较厚的金属结构。由于选择性的增大了符合特定条件的铜互连结构的厚度，降低了定义区域铜互连线的方块电阻。
为了获得高性能就必须降低金属互连的电阻，但随着集成度和技术的进步，互连线的尺寸越来越小，所以导线截面积越来越小，电阻越来越大。而由于生长铜的阻挡层和籽晶层的物理气象沉积工艺的限制，对于一定的宽度的沟槽，存在最大深度的限制，因此，对于整体芯片不可能采用无限制加大互联金属厚度的方法来实现方块电阻的降低。然而，电路版图设计中某些特定部分的互连线，其下部不存在金属通孔。本发明通过选择性地针对这些特定的互连线，加厚其厚度。使其厚度大于普通的有通孔互连线，因此可以相对于普通金属互连线降低了方块电阻；本发明中加厚的金属互连结构的深度不大于双层结构的总深度(金属连线及通孔)，所以在金属填充技术上也不存在瓶颈，可以容易利用现有的物理气相沉积和电镀的方法进行铜互连的填充。
以下通过实施例对本发明提供的形成厚金属的单大马士革方法做详细的说明，以便更好说明本发明创造的内容，但实施例的内容并不限制于发明创造的保护范围。
本实施例选用双层嵌入式金属铜互连结构为作用对象，其下层存在铜互连结构，便于表现出互连层间的连接关系。
首先，在如图1所示的基底结构为下层的铜互连结构上，先后采用化学气相法淀积一SiCN刻蚀阻挡层1、一SiOCH低k介电层2和一SiO2介电保护层3。SiOCH低k介电层的相对介电常数的范围在2～4.2之间，其可选的材料为氟掺杂氧化硅玻璃、掺碳氧化硅、多孔低介电常数材料、氧化硅、硼磷氧化硅玻璃中的一种或多种。薄膜的厚度根据实际工艺要求控制在几个纳米到几百纳米之间。如图2所示，在SiO2介电保护层3上旋涂第一光刻胶层411、412、413，在第一光刻胶层411、412、413上光刻形成通孔的图形，对通孔图形进行刻蚀，刻蚀至通孔101、102暴露出SiCN刻蚀阻挡层1为止，除去该光刻胶层411、412、413，为下一步光刻做准备，所形成的通孔图形位于下层金属互结构层中的互联结构上方，其结构如图3所示。
其次，如图4所示，在SiO2介电保护层3表面和通孔的底部和侧壁上旋涂一底部抗反射层5。在底部抗反射层5上先后旋涂一低温氧化硅玻璃层6和第二光阻层421、422、423、424，在第二光刻胶层421、422、423、424上光刻形成可全部金属导线槽的图形。对全部金属导线槽图形进行刻蚀，刻蚀至SiOCH低k介电层2中为止，所形成全部金属导线槽111、112、113中暴露通孔101、102，形成的结构如图5所示。除去第二光刻胶层421、422、423、424、低温氧化硅玻璃层6和底部抗反射层5，大部分的第二光刻胶层421、422、423、424和低温氧化硅玻璃层6在干法刻蚀过程中会消耗。
接着，如图6所示，在SiO2介电保护层3表面、通孔101、102和全部金属导线槽111、112、113的底面和侧壁上内旋涂第三光刻胶层431、432、433，并在第三光刻胶层431、432、433上形成可加厚金属导线槽的图形，对可加厚金属导线槽的图形进行刻蚀，刻蚀至SiOCH低k介电层2中为止，在形成的可加厚金属导线槽121、122在全部金属导线槽112、113中。去除第三光刻胶层431、432、433，为下一步光刻做准备，所形成的结构如图7所示。
最后，对通孔101、102底部的刻蚀阻挡层进行刻蚀，使得通孔底部暴露出互联结构。如图8所示，在SiO2介电保护层3表面、通孔101、102、全部金属导线槽111、112、113和加厚金属导线槽121、122的底部和侧壁利用物理气相法沉积先后生长金属阻挡层(TaN/Ta)8和铜籽晶层7，使得金属阻挡层(TaN/Ta)8和互联结构相接触。电镀铜填充所形成的结构，并达到一定的冗余铜。采用化学机械研磨法去除SiO2介电保护层3以及覆盖在其上的金属阻挡层8和铜籽晶层7，只保留所需要的铜互连结构，所形成的铜互连结构如图9所示。
经过上述步骤，就获得了部分降低铜互连方块电阻的双层铜互连结构。在图9中，铜互连线A区域为正常电阻区域，铜互连线B区域为降低方块电阻的区域。H1为正常铜互连线的厚度，H为选择性降低方块电阻的铜互连线的厚度，H2为整个两层单大马士革工艺铜线和通孔的总厚度。从图上可以看出H1＜h＜H2。由于H＞H1，使得选择性区域的铜互连线就有较大的导电截面，因此具有较低的方块电阻。而H＜H2，可以保证加厚的铜互连线能够顺利实现良好的填充和工艺能力上无限制。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
Claims (10)
1.一种降低铜互连方块电阻的全光阻双大马士革方法，其特征在于，包括以下顺序步骤：
步骤1：在下层金属互连结构层上先后淀积一刻蚀阻挡层、一SiOCH低k介电层和一SiO2介电保护层，在一SiO2介电保护层上旋涂第一光阻层，在第一光阻层上光刻形成通孔的图形，对通孔图形进行刻蚀，刻蚀至通孔中暴露出刻蚀阻挡层为止，去除第一光阻层，所述通孔图形位于下层金属互结构层中的互联结构上方；
步骤2：在SiO2介电保护层表面和通孔内旋涂一底部抗反射层，在底部抗反射层上先后旋涂一低温氧化硅玻璃层和第二光阻层，并在第二光阻层上形成可全部金属导线槽的图形，对全部金属导线槽的图形进行刻蚀，刻蚀至SiOCH低k介电层中为止，除去第二光阻层、低温氧化硅玻璃层和底部抗反射层，所述全部金属导线槽中暴露有所述通孔：
步骤3：在SiO2介电保护层表面、通孔和全部金属导线槽的底面和侧壁上内旋涂第三光阻层，并在第三光阻层上形成可加厚金属导线的图形，对可加厚金属导线槽的图形进行刻蚀，刻蚀至SiOCH低k介电层中为止，去除第三光阻层，所述可加厚金属导线槽在全部金属导线槽中；
步骤4：对通孔底部的刻蚀阻挡层进行刻蚀，使得通孔底部暴露出互联结构；
步骤5：在SiO2介电保护层表面、通孔、全部金属导线槽和可加厚金属导线槽的底部和侧壁先后淀积金属阻挡层和铜籽晶层，所述金属阻挡层与互联结构相接触；
步骤6：研磨去除SiO2介电保护层以及覆盖在其上的金属阻挡层和铜籽晶层。
2.根据权利要求1所述的方法，其特征在于，所述金属阻挡层为TaN/Ta材料。
3.根据权利要求1所述的方法，其特征在于，所述光阻层由光刻胶材料组成。
4.根据权利要求1所述的方法，其特征在于，所述SiOCH低k介电层的相对介电常数的范围为2~4.2。
5.根据权利要求1所述的方法，其特征在于，所述SiOCH低k介电层材料为氟掺杂氧化硅玻璃、掺碳氧化硅、多孔低介电常数材料、氧化硅、硼磷氧化硅玻璃中的一种或多种。
6.根据权利要求1所述的方法，其特征在于，所述刻蚀阻挡层为SiCN。
7.根据权利要求1所述的方法，其特征在于，所述研磨采用化学机械研磨法。
8.根据权利要求1所述的方法，其特征在于，所述刻蚀采用等离子体干法刻蚀。
9.根据权利要求1所述的方法，其特征在于，所述刻蚀阻挡层、SiOCH低k介电层和SiO2介电保护层采用化学汽相沉积生长。
10.根据权利要求1所述的方法，其特征在于，所述金属阻挡层和铜籽晶层采用物理汽相沉积生长。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201110385563.3A CN102446847B (zh) | 2011-11-28 | 2011-11-28 | 一种降低铜互连方块电阻的全光阻双大马士革方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110385563.3A CN102446847B (zh) | 2011-11-28 | 2011-11-28 | 一种降低铜互连方块电阻的全光阻双大马士革方法 |
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|---|---|
| CN102446847A true CN102446847A (zh) | 2012-05-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110385563.3A Active CN102446847B (zh) | 2011-11-28 | 2011-11-28 | 一种降低铜互连方块电阻的全光阻双大马士革方法 |
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