CN101060108A - 锚接金属镶嵌结构 - Google Patents

锚接金属镶嵌结构 Download PDF

Info

Publication number
CN101060108A
CN101060108A CNA2006101400774A CN200610140077A CN101060108A CN 101060108 A CN101060108 A CN 101060108A CN A2006101400774 A CNA2006101400774 A CN A2006101400774A CN 200610140077 A CN200610140077 A CN 200610140077A CN 101060108 A CN101060108 A CN 101060108A
Authority
CN
China
Prior art keywords
dielectric layer
anchored
damascene structures
structures according
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101400774A
Other languages
English (en)
Other versions
CN100539113C (zh
Inventor
鲁定中
曾鸿辉
章勋明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101060108A publication Critical patent/CN101060108A/zh
Application granted granted Critical
Publication of CN100539113C publication Critical patent/CN100539113C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明是有关于一种锚接金属镶嵌结构及其形成方法。此锚接金属镶嵌结构是包覆于一多重密度介电层中，包含一介电层，且具有一开口延伸贯穿此介电层。此介电层包含至少一相对较高密度部分及一相对较低密度部分。相对较低密度部分形成介电层的一主要连续部分。贯穿此介电层的开口于相对较低密度部分比相对较高密度部分具有相对扩大的横向尺寸以形成锚接阶梯结构。

Description

锚接金属镶嵌结构
技术领域
本发明涉及一种多层半导体元件，特别是涉及一种用以增进导电性填孔的稳定性及抵抗应力迁移(stress migration)或化学机械研磨制程造成的剥落现象的金属镶嵌内连线结构的锚接阶梯结构，及在介电层上形成此结构的方法。
背景技术
在制造积体电路的金属镶嵌内连线结构制程中，随着低介电常数(low-K)介电层的大量运用，对于提升金属镶嵌内连线结构的可靠度及机械力有着关键性的影响。低介电常数介电质被运用于金属镶嵌内连线制程中，来降低随积体电路元件关键尺寸缩小所造成的讯号延迟及电力损失的现象。低介电常数材料的缺点为具有较高的多孔性，会使下方层及填于金属镶嵌内连线结构中的金属之间的机械力及粘着性降低。
机械力及粘着力降低的问题本身，可由许多方面显露出来，例如在后续制程步骤的化学机械研磨制程(chemical-mechanical polishing；CMP)中所产生的分层应力，又被称为应力迁移(stress migration)所造成的分层现象(delamination)。除此之外，热应力不匹配(thermal mismatch stress)亦会导致应力迁移，造成元件的分层。
因此，有必要研发一种含金属镶嵌内连线的半导体元件，具有可对抗应力迁移的能力，以增进半导体元件的良率及可靠度。
由此可见，上述现有的金属镶嵌内连线结构在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的锚接金属镶嵌结构，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的金属镶嵌内连线结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的锚接金属镶嵌结构，能够改进一般现有的金属镶嵌内连线结构，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的金属镶嵌内连线结构存在的缺陷，而提供一种新型的具有锚接金属镶嵌内连线的半导体元件及其制造方法，所要解决的技术问题是使其可克服现有习知技术的缺点，提升其对抗应力迁移的能力，以增进半导体元件的良率及可靠度，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种锚接金属镶嵌结构，包覆于一多重密度介电层中，至少包含：一介电层，具有一开口贯穿该介电层；其中该介电层包含至少一相对较高密度部分及一相对较低密度部分，该相对较低密度部分形成该介电层的一主要连续部分；以及其中，该开口位于该相对较低密度部分具有比该相对较高密度部分相对扩大的一横向尺寸以形成锚接阶梯结构。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的锚接金属镶嵌结构，其更包含位于该介电层之下的一导电区域，其中该开口包含一双重金属镶嵌开口，与位于下方的该导电区域封闭式沟通。
前述的锚接金属镶嵌结构，其中所述的双重金属镶嵌开口包含一介层窗部分及位于该介层窗部分上方的一沟渠部分，其中该沟渠部分的宽度约等于或小于0.1微米，且该介层窗部分的尺寸实质小于0.007平方微米。
前述的锚接金属镶嵌结构，其更包含位于该介电层之下的一导电区域，其中该开口包含一单一金属镶嵌开口，与位于下方的该导电区域封闭式沟通。
前述的锚接金属镶嵌结构，其更包含位于该介电层之下的一元件接触区域，其中该开口包含一接触窗开口，与位于下方的该元件接触区域封闭式沟通。
前述的锚接金属镶嵌结构，其中所述的相对较高密度部分包含一介电层的最底部分，且该介电层的最底部分的厚度小于500埃。
前述的锚接金属镶嵌结构，其中所述的相对较高密度部分包含一介电层的最高部分，且该介电层的最高部分的厚度小于1000埃。
前述的锚接金属镶嵌结构，其中所述的相对扩大的横向尺寸约介于20～150埃。
前述的锚接金属镶嵌结构，其中所述的相对较高密度部分具有一介电常数约介于2.5～5.0，且该相对较低密度部分具有一介电常数约等于或小于2.7。
前述的锚接金属镶嵌结构，其中所述的相对较低密度部分的多孔性百分比至少约为5％。
前述的锚接金属镶嵌结构，其中所述的相对较低密度部分具有的多孔性百分比约为大于20％。
前述的锚接金属镶嵌结构，其中所述的相对较低密度部分在以碳氟化合物(CxFy)进行等离子蚀刻制程时比该相对较高密度部分具有一相对较高的蚀刻速率。
前述的锚接金属镶嵌结构，其中所述的相对较高密度部分包含的原子种类是选自于由碳、氮及氧所组成的群组。
前述的锚接金属镶嵌结构，其中所述的相对较低密度部分包含一介电层材料，是选自于由掺杂氧化硅及有机硅酸盐类所组成的群组。
前述的锚接金属镶嵌结构，其更包含该开口具有一阻障层衬垫，其中该阻障层衬垫的材料包含一耐火金属，其具有一高于1200℃的熔融温度。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为了达到上述目的，本发明提供了一种包覆于多重密度介电层的锚接导电金属镶嵌结构及其形成方法。
依照本发明一较佳实施例，锚接金属镶嵌结构包含一介电层，具有一开口贯穿此介电层。此介电层包含至少一相对较高密度部分及一相对较低密度部分，其中，相对较低密度部分形成介电层的一主要连续部分。此外，贯穿此介电层的开口于相对较低密度部分比相对较高密度部分具有相对扩大的横向尺寸以形成阶梯锚接阶梯。
依照本发明的另一较佳实施例，形成锚接金属镶嵌结构的方法包含形成一介电层基板，介电层基板至少包含一相对较高密度部分及一相对较低密度部分。此相对较低密度部分形成介电层基板的主要连续部分。接着，形成延伸贯穿介电层基板的一开口，并且扩大此开口的横向尺寸，使开口于相对较低密度部分比相对较高密度部分具有相对扩大的横向尺寸，用以形成阶梯锚接阶梯。
为了使本发明的构成特征、操作方法、目的及优点更加容易了解，故于下文中配合图示及文字叙述，说明本发明的实施例。
借由上述技术方案，本发明锚接金属镶嵌结构至少具有下列优点：
1)可以增进导电性填孔的稳定性及抵抗应力迁移或化学机械研磨制程造成的剥落现象。
2)可克服现有习知技术的缺点，提升其对抗应力迁移的能力，以增进半导体元件的良率及可靠度。
综上所述，本发明具有上述诸多优点及实用价值，其不论在产品结构或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的金属镶嵌内连线结构具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的详细说明如下：
图1A到图1E是依照本发明一较佳实施例的一种不同制造阶段的双重金属镶嵌结构的截面图。
图2A是依照本发明一较佳实施例的一种单一金属镶嵌结构的截面图。
图2B是依照本发明一较佳实施例的一种接触窗(介层窗)孔洞的截面图
图3是依照本发明另一较佳实施例的一种包含数个实施例的制程步骤流程图。
10：最下方材料层                11：导电区域
14A：第一介电层                 14B：第三介电层
16：第二介电层                  18：双重镶嵌开口
18A：介层窗部分                 18B：沟渠部分
20：阻障层                      22：导电部分
32A：阶梯构造                   32B：阶梯构造
301：制程                       303：制程
305：制程                       307：制程
309：制程                       311：制程
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的锚接金属镶嵌结构其具体实施方式、结构、特征及其功效，详细说明如后。
虽然本发明的实施例皆以双重金属镶嵌制程为例示，然而，本发明所提供的方法可适用于形成一般的金属镶嵌结构，包含单一金属镶嵌结构及介层窗孔洞，借由在多层内金属介电质(multi-layer inter-metal dielectric；IMD)层形成锚接阶梯，来提高对抗应力迁移的能力。值得注意的是，锚接阶梯及其形成制程亦可应用于形成焊垫(bonding pad)及宽沟渠(widetrench)。
金属镶嵌(damascene)是泛指以任何金属填充介电层的开口，不仅包含单一金属镶嵌及双重金属镶嵌制程，也包括介层窗或接触窗孔洞的填孔制程。此外，应注意的是，任何电性导电材料皆可被来作为填孔材料，例如钨、铝、同及其合金。本发明的结构形成方法对于形成某些镶嵌结构特别有利，例如具有小于0.25微米线宽/直径的沟渠线及/或介层窗；特别是小于0.18微米，例如0.13微米或更小的结构。除此之外，本发明的结构形成方法对于具有多层内金属介电质(IMD)层结构特别有助益。例如，以氧化硅为基础的低介电质材料为主要部分所形成的介电层，其具有一内连线多孔结构及小于或等于2.7的介电常数(介于2.2到2.7之间)。
举例来说，请参照图1A到图1E所示，其是依照本发明一较佳实施例的一种多层半导体元件的部分，在积体电路制程中不同制造阶段的构造截面图。
请参照图1A，一导电区域11位于一最下方材料层10之中。需注意的是导电区域11可以为一下方金属镶嵌结构，形成于一下方介电层或自我对准硅化金属(self aligned silicide；salicide)接触区域，以构成CMOS元件的一部份(未绘示于图中)，例如源极与汲极区域，或闸极的最顶部。
继续参照图1A，可依需要选择于最下方材料层10及导电区域11之上形成一第一介电层14A。第一介电层14A可以传统制程形成，包含等离子增强型化学气相沉积法(plasma enhanced chemical vapor deposition；PECVD)、常压化学气相沉积法(atmospheric pressure CVD；APCVD)或低压化学气相沉积法(low pressure CVD；LPCVD)。较佳地实施方式是，第一介电层14A的介电常数约小于5，用以作为一蚀刻终止层(etch stop layer)或保护层(passivation layer)。较佳地实施方式是，形成第一介电层14A的材料包括含碳或含氮的材料，例如氮化硅、氮氧化硅、碳氧化硅、氮碳化硅及氮碳氧化硅。此外，本发明中很重要的一点，此第一介电层沉积的厚度大约为500埃(Angstrom)或小于500埃为较佳。
继续参照图1A，一第二介电层部分16形成于第一介电层14A之上，构成一多层内金属介电质(IMD)层的主要部分。此第二介电层16的厚度是依照欲形成双重或单一金属镶嵌结构来决定。例如，欲形成双重金属镶嵌结构，则此第二介电层的厚度应介于2500～6000埃之间。第二介电层16以低介电常数材料形成，其介电常数约小于2.7为较佳，且其密度相对小于第一介电层14A。举例来说，较佳的低介电常数材料包含以多孔氧化硅为基础的材料。例如，一多孔结构内连线所含多孔结构的体积百分比约大于5％，更佳为大于20％。形成多孔结构内连线的材料可包含但并不限于以氧化硅为基础的多孔性材料(例如碳掺杂氧化硅)，或有机硅酸盐类(例如有机硅玻璃(organo-silicate glass；OSG))。第二介电层16可以传统化学气相沉积方法，例如PECVD、APCVD及LPCVD进行沉积，或以旋涂式涂布(spin-on)制程形成。
继续参照图1A，可依需要选择于第二介电层16之上形成与第一介电层14A具有相同特性的一第三介电层14B。本发明中很重要的一点，此第一介电层沉积的厚度大约为300埃或小于300埃为较佳。值得注意的是，本发明可分别单独包含第一介电层14A或第三介电层14B，亦可同时包含第一介电层14A及第三介电层14B。更佳地实施方式为三明治形式，即第二介电层16位于此第一介电层14A及第三介电层14B之间。此第三介电层14B可用以作为一覆盖层及/或在随后的化学机械研磨制程中作为一终止层。
请参照图1B所示，可利用一传统的微影及干蚀刻制程来形成双重镶嵌开口18，与位于下方的该导电区域封闭式沟通。举例来说，双重镶嵌开口18可以一第一介层窗制程形成，利用微影及蚀刻制程形成一介层窗开口，接着以第二微影制程在此介层窗开口上方进行图案化及蚀刻，以形成一沟渠开口，便产生一介层窗部分18A及一沟渠部分18B。本发明中很重要的一点，此双重镶嵌结构(例如双重镶嵌开口18)并没有以蚀刻终止层分开此介层窗部分18A及沟渠部分18B，亦即，第二介电层16为连续性的一层。沟渠部分18B的关键尺寸(例如最小宽度)以小于120纳米为较佳，而介层窗部分18A的关键尺寸(例如最小直径)则以小于100纳米为较佳。举例来说，介层窗的尺寸应小于0.007平方微米。
请参照图1C所示，接着进行一等离子辅助(干)蚀刻制程，用以选择性蚀刻第二介电层16的侧壁部分，以选择性的扩大邻近第二介电层16的开口部分的宽度。在以碳氟化合物(CxFy)进行等离子蚀刻制程时，第二介电层16(相对较低密度部分)以具有比第一介电层14A及/或第三介电层14B(相对较高密度部分)为高的选择性为较佳。等离子辅助型蚀刻制程选择性地从第二介电层的横向部分扩大双重镶嵌开口18的宽度，并以氢气(H2)作为蚀刻剂等离子源气体为较佳。蚀刻剂等离子源气体可附加包含氨(NH3)，较佳地实施方式为利用只含氨或主要由氨所组成但不包含氮气的蚀刻剂等离子源气体，更佳地实施方式为利用由氢气(H2)所组成的蚀刻剂等离子源气体。
为了朝横向扩大开口部分的宽度，选择性干蚀刻制程的等离子蚀刻条件包含：反应室压力约介于1～120托尔(Torr)之间，射频功率(radio frequencypower；RF power)在无偏压功率(bias power)的情况下约介于400～500瓦特(Watt)之间；基板温度约介于0～100℃；氢气流速则大约为每分钟50～500立方公分(standard cubic centimeter per minute；sccm)。锚接阶梯结构可借由多种的干蚀刻方法处理不同的介电层所形成。
继续参照图1C所示，相对于下方的第一介电层14A及上方第三介电层14B，第二介电层16朝横向扩大的开口部分形成一嵌入式阶梯构造(锚接结构)，以具有一相对扩大的横向尺寸(例如D1)，以大约增加20～150埃的宽度为较佳，其中以小于100埃为更佳。整个扩大的横向结构以小于1000埃为较佳。
目前，已发现此较佳的扩大的横向尺寸对于避免在内连线结构处(包括在高密度/低密度介电层处)产生过度的应力有显著助益，因而可避免分层的情况发生。再者，此较佳的扩大的横向尺寸避免了在内连线结构(包含在沟渠、介层窗及接触窗孔洞处)产生违反设计规则(design rules)的变化，因此可借由促进结构稳定而避免了元件效能的降低。此外，若扩大的横向结构尺寸太大，则会引发对阻障层或种晶层的沉积具有不利影响的遮蔽效应(shadow effect)产生。
请参照图1D所示，在形成此扩大的双重镶嵌开口部分后，一耐火金属及/或耐火氮化金属的阻障层20接着被形成。依照本发明的一实施例，此开口可经由一等离子氮化制程形成阻障层20的氮化物衬垫层部分。此衬垫层部分位于第一介电层14A、第二介电层16及第三介电层14B表面，氮化物可包含氮化硅(Si3N4、SiN)或氮氧化硅(SiON)。阻障层20至少包含一耐火金属(包含其合金或其化合物)，以具有高于1200℃的熔融温度者为较佳。此较佳的耐火金属及/或氮化耐火金属阻障层为进行导电填孔所必需。例如，进行铜导电填孔时，此阻障层20以包含钽(Ta)、氮化钽(TaN)、钌(Ru)、金属氮化物或其他耐火材料、合金或上述的任意组合为较佳。阻障层可作为开口的衬垫，其中此阻障层至少包含一耐火金属、其合金或其化合物，并具有高达1200℃以上的熔融温度。举例来说，以钨、铝或铝化铜进行导电填孔时，此阻障层以包含氮化钨(WN)、钛(Ti)、氮化钛(TiN)、氮硅化钛(TiSiN)、金属氮化物或上述的任意组合为较佳。为了更增进超多孔低介电常数(ultra porous low k)介电层与阻障层20的粘着性，可于沉积阻障层20之前，先利用化学气相沉积或原子层化学气相沉积(atomic layer chemicalvapor deposition；ALCVD)形成一介电质衬垫。一般来说，介电质衬垫为利用原子层化学气相沉积形成的含硅介电质。
请参照图1E所示，于阻障层20形成后，进行一传统的金属填孔制程，填充前述的双重镶嵌开口以形成一导电部分22。为了进行导电填孔，可依需要进行物理气相沉积(physical vapor deposition；PVD)，例如溅镀沉积、化学气相沉积或电镀制程。以铜填孔为例，首先以物理气相沉积制程于晶圆表面(包括具有连续衬垫层的开口部分)沉积一层铜种晶层，再以一传统的电化学沉积(electro-chemical deposition；ECD)制程沉积铜以填充开口部分。于导电填孔制程后，再进行一传统的化学机械研磨制程以移除过多的材料(包括导电材料及开口上方的阻障层20)，借以暴露出第三介电层14B并定义此双重金属镶嵌结构的范围(包含被包覆的导电部分22)。
请参照图2A所示，其是一单一金属镶嵌结构。除了只使用一个微影及干蚀刻制程外，此较佳实施例其余的部份皆利用类似形成双重金属镶嵌结构的方法所形成，并进行一干蚀刻制程以形成单一金属镶嵌所需的开口，与位于下方的导电区域封闭式沟通。依照本发明的较佳实施例。如同上述的双重金属镶嵌的实施例所示，进行一选择性干蚀刻制程，以形成朝横向扩大的开口部分并产生嵌入式阶梯构造(例如阶梯构造32A及/或阶梯构造32B)。同样地，与上述的双重金属镶嵌制程一样，可形成单独包含第一介电层14A或第三介电层14B，亦可同时包含第一介电层14A及第三介电层14B的多层内金属介电层部分。锚接阶梯结构可借由形成阶梯构造32A及/或阶梯构造32B所产生；阶梯构造32A形成于第一介电层14A的最高层部分之上，靠近第二介电层16的最底层部分处，阶梯构造32B形成于第三介电层14B的最底层部分之下，靠近第二介电层16的最高层部分处。依照本发明的较佳实施例，单一金镶嵌结构的第二介电层16(低介电常数介电层)的厚度约大于或等于1500埃(例如介于1500～3000埃之间)。
请参照图2B所示，是利用类似本发明的较佳实施例的单一金属镶嵌制程所形成的接触窗孔洞结构，。如前述的本发明较佳实施例所示，首先依照上述方法进行一选择性干蚀刻制程以形成嵌入式阶梯构造(例如阶梯构造32A及阶梯构造32B)，可与位于下方的元件接触区域封闭式沟通。同样地，如上述单一金属镶嵌制程所示，可形成单独包含第一介电层14A或第三介电层14B，亦可同时包含第一介电层14A及第三介电层14B的多层内金属介电层部分。举例来说，嵌入式部分可形成于第二介电层16的最底层部分处，并暴露出第一介电层14A的最高层部分；及/或形成于第二介电层16的最高层部分处，并连接第三介电层14B的最底层部分。依照本发明的较佳实施例，接触窗孔洞结构的第二介电层16(低介电常数介电层)的厚度约为3000埃以下(例如介于1200～3000埃之间)。
请参照图3所示，是包含本发明的数个较佳实施例的步骤流程图。如制程301所示，首先形成一多层内金属介电层，其具有一主要连续介电层部分，此连续地介电层为一相对较低密度部分，且在此连续地介电层的最高层及/或最底层则具有一相对较高密度部分。如制程303所示，形成一贯穿多层内金属介电层的镶嵌开口。如制程305所示，位于连续地介电层部分的开口朝横向扩大，以于高密度介电层及低密度介电层之间的介面处形成至少一对嵌入式阶梯。如制程307所示，形成一阻障层以作为镶嵌开口的衬垫。制程309为进行导电材料的沉积，用以填充此镶嵌开口。最后，如制程311所示，进行一化学机械研磨制程以移除过量沉积在镶嵌开口上方的填孔材料。为了降低电容以及电路的阻容迟滞(resistance capacitancetime delay；RC delay)，经过化学机械研磨处理后的最高层的介电层厚度需降低至小于1000埃，以500埃以下为较佳。
由上述本发明较佳实施例可知，本发明的形成锚接金属镶嵌结构的方法具有制程简单的优点，并借由在多层内金属介电层的最高层部分及/或最低层部分形成阶梯构造，来增进导电填孔的稳定度。因此，本发明的方法具有增进导电填孔的稳定性的效果，并可抵抗应力迁移或后续所进行化学机械研磨制程造成的剥落现象。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (15)

1、一种锚接金属镶嵌结构，包覆于一多重密度介电层中，其特征在于：至少包含：
一介电层，具有一开口贯穿该介电层；
其中该介电层包含至少一相对较高密度部分及一相对较低密度部分，该相对较低密度部分形成该介电层的一主要连续部分；以及
其中，该开口位于该相对较低密度部分具有比该相对较高密度部分相对扩大的一横向尺寸以形成锚接阶梯结构。
2、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其更包含位于该介电层之下的一导电区域，其中该开口包含一双重金属镶嵌开口，与位于下方的该导电区域封闭式沟通。
3、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其中所述的双重金属镶嵌开口包含一介层窗部分及位于该介层窗部分上方的一沟渠部分，其中该沟渠部分的宽度等于或小于0.1微米，且该介层窗部分的尺寸实质小于0.007平方微米。
4、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其更包含位于该介电层之下的一导电区域，其中该开口包含一单一金属镶嵌开口，与位于下方的该导电区域封闭式沟通。
5、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其更包含位于该介电层之下的一元件接触区域，其中该开口包含一接触窗开口，与位于下方的该元件接触区域封闭式沟通。
6、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其中所述的相对较高密度部分包含一介电层的最底部分，且该介电层的最底部分的厚度小于500埃。
7、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其中所述的相对较高密度部分包含一介电层的最高部分，且该介电层的最高部分的厚度小于1000埃。
8、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其中所述的相对扩大的横向尺寸介于20～150埃。
9、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其中所述的相对较高密度部分具有一介电常数介于2.5～5.0，且该相对较低密度部分具有一介电常数等于或小于2.7。
10、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其中所述的相对较低密度部分的多孔性百分比至少为5％。
11、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其中所述的相对较低密度部分具有的多孔性百分比为大于20％。
12、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其中所述的相对较低密度部分在以碳氟化合物进行等离子蚀刻制程时比该相对较高密度部分具有一相对较高的蚀刻速率。
13、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其中所述的相对较高密度部分包含的原子种类是选自于由碳、氮及氧所组成的群组。
14、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其中所述的相对较低密度部分包含一介电层材料，是选自于由掺杂氧化硅及有机硅酸盐类所组成的群组。
15、根据权利要求1所述的锚接金属镶嵌结构，其特征在于其更包含该开口具有一阻障层衬垫，其中该阻障层衬垫的材料包含一耐火金属，其具有一高于1200℃的熔融温度。
CNB2006101400774A 2005-10-18 2006-10-18 锚接金属镶嵌结构 Active CN100539113C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/252,498 US8368220B2 (en) 2005-10-18 2005-10-18 Anchored damascene structures
US11/252,498 2005-10-18

Publications (2)

Publication Number Publication Date
CN101060108A true CN101060108A (zh) 2007-10-24
CN100539113C CN100539113C (zh) 2009-09-09

Family

ID=37947407

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101400774A Active CN100539113C (zh) 2005-10-18 2006-10-18 锚接金属镶嵌结构

Country Status (3)

Country Link
US (2) US8368220B2 (zh)
CN (1) CN100539113C (zh)
TW (1) TWI315903B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187389A (zh) * 2012-06-14 2013-07-03 珠海越亚封装基板技术股份有限公司 具有阶梯状孔的多层电子结构
CN109411442A (zh) * 2018-10-29 2019-03-01 京东方科技集团股份有限公司 一种金属导线复合层及其制备方法、以及半导体器件
CN109841594A (zh) * 2017-11-27 2019-06-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN115249645A (zh) * 2021-04-28 2022-10-28 长鑫存储技术有限公司 半导体结构及制备方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790617B2 (en) * 2005-11-12 2010-09-07 Chartered Semiconductor Manufacturing, Ltd. Formation of metal silicide layer over copper interconnect for reliability enhancement
US9076821B2 (en) * 2007-04-30 2015-07-07 Infineon Technologies Ag Anchoring structure and intermeshing structure
US20100099251A1 (en) * 2008-10-22 2010-04-22 Applied Materials, Inc. Method for nitridation pretreatment
JP2010153543A (ja) * 2008-12-25 2010-07-08 Fujitsu Ltd 半導体装置およびその製造方法
TWI553736B (zh) * 2010-04-06 2016-10-11 聯華電子股份有限公司 一種填充金屬的方法
US9978637B2 (en) 2013-10-11 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism for forming patterned metal pad connected to multiple through silicon vias (TSVs)
US9831238B2 (en) * 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
CN105261585B (zh) * 2014-07-17 2018-05-25 中芯国际集成电路制造(上海)有限公司 芯片的制作方法、芯片及mems器件
US10727122B2 (en) * 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
US9735028B2 (en) 2015-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with fine line pitch and fine end-to-end space
US9711454B2 (en) 2015-08-29 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Through via structure for step coverage improvement
KR20200016472A (ko) * 2018-08-07 2020-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10763208B2 (en) 2018-08-13 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11308257B1 (en) 2020-12-15 2022-04-19 International Business Machines Corporation Stacked via rivets in chip hotspots
EP4307356A1 (en) * 2021-04-28 2024-01-17 Changxin Memory Technologies, Inc. Semiconductor structure and preparation method

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4902377A (en) * 1989-05-23 1990-02-20 Motorola, Inc. Sloped contact etch process
KR0179792B1 (ko) * 1995-12-27 1999-04-15 문정환 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법
US5782673A (en) * 1996-08-27 1998-07-21 Warehime; Kevin S. Fluid jet cutting and shaping system and method of using
US6503850B1 (en) * 1997-04-17 2003-01-07 Alliedsignal Inc. Process for producing nanoporous dielectric films at high pH
US5821141A (en) * 1998-01-12 1998-10-13 Taiwan Semiconductor Manufacturing Company, Ltd Method for forming a cylindrical capacitor in DRAM having pin plug profile
US6303523B2 (en) * 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6255735B1 (en) * 1999-01-05 2001-07-03 Advanced Micro Devices, Inc. Dual damascene arrangement for metal interconnection with low k dielectric constant materials in dielectric layers
US6258707B1 (en) * 1999-01-07 2001-07-10 International Business Machines Corporation Triple damascence tungsten-copper interconnect structure
JP3888794B2 (ja) * 1999-01-27 2007-03-07 松下電器産業株式会社 多孔質膜の形成方法、配線構造体及びその形成方法
JP3048567B1 (ja) * 1999-02-18 2000-06-05 沖電気工業株式会社 半導体装置の製造方法
US6376353B1 (en) * 2000-07-03 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects
US6372661B1 (en) * 2000-07-14 2002-04-16 Taiwan Semiconductor Manufacturing Company Method to improve the crack resistance of CVD low-k dielectric constant material
JP2004509468A (ja) * 2000-09-13 2004-03-25 シップレーカンパニー　エル　エル　シー 電子デバイスの製造
US6458657B1 (en) * 2000-09-25 2002-10-01 Macronix International Co., Ltd. Method of fabricating gate
KR100366635B1 (ko) * 2000-11-01 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
US20020089063A1 (en) * 2001-01-08 2002-07-11 Ahn Kie Y. Copper dual damascene interconnect technology
US6271084B1 (en) * 2001-01-16 2001-08-07 Taiwan Semiconductor Manufacturing Company Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process
US7425346B2 (en) * 2001-02-26 2008-09-16 Dielectric Systems, Inc. Method for making hybrid dielectric film
US6677680B2 (en) * 2001-02-28 2004-01-13 International Business Machines Corporation Hybrid low-k interconnect structure comprised of 2 spin-on dielectric materials
US6524962B2 (en) * 2001-05-31 2003-02-25 United Microelectronics Corp. Method for forming dual-damascene interconnect structure
US6921725B2 (en) * 2001-06-28 2005-07-26 Micron Technology, Inc. Etching of high aspect ratio structures
US6551915B2 (en) * 2001-07-03 2003-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal annealing/hydrogen containing plasma method for forming structurally stable low contact resistance damascene conductor structure
US6919266B2 (en) * 2001-07-24 2005-07-19 Micron Technology, Inc. Copper technology for ULSI metallization
US6887780B2 (en) * 2001-08-31 2005-05-03 Intel Corporation Concentration graded carbon doped oxide
JP3886779B2 (ja) * 2001-11-02 2007-02-28 富士通株式会社 絶縁膜形成用材料及び絶縁膜の形成方法
US6905968B2 (en) * 2001-12-12 2005-06-14 Applied Materials, Inc. Process for selectively etching dielectric layers
US6812043B2 (en) * 2002-04-25 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a carbon doped oxide low-k insulating layer
US6812156B2 (en) * 2002-07-02 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd Method to reduce residual particulate contamination in CVD and PVD semiconductor wafer manufacturing
US6756321B2 (en) * 2002-10-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant
US7005390B2 (en) * 2002-10-09 2006-02-28 Intel Corporation Replenishment of surface carbon and surface passivation of low-k porous silicon-based dielectric materials
US7023093B2 (en) * 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
CN1748297A (zh) * 2003-02-07 2006-03-15 皇家飞利浦电子股份有限公司 用于互连结构的金属蚀刻方法和通过这种方法获得的金属互连结构
JP2006526672A (ja) * 2003-04-11 2006-11-24 シレクス オサケユキチュア 低ｋ誘電体形成用有機シルセスキオキサン重合体
US7189292B2 (en) * 2003-10-31 2007-03-13 International Business Machines Corporation Self-encapsulated silver alloys for interconnects
US6958524B2 (en) * 2003-11-06 2005-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Insulating layer having graded densification
US7265038B2 (en) * 2003-11-25 2007-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a multi-layer seed layer for improved Cu ECP
US7180187B2 (en) * 2004-06-22 2007-02-20 International Business Machines Corporation Interlayer connector for preventing delamination of semiconductor device
JP4854938B2 (ja) * 2004-07-06 2012-01-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7081406B2 (en) * 2004-08-10 2006-07-25 Lsi Logic Corporation Interconnect dielectric tuning
US7129164B2 (en) * 2004-10-18 2006-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a multi-layer low-K dual damascene
US7635884B2 (en) * 2005-07-29 2009-12-22 International Business Machines Corporation Method and structure for forming slot via bitline for MRAM devices
US20070080461A1 (en) * 2005-10-11 2007-04-12 Taiwan Semiconductor Manufacturing Comapny, Ltd. Ultra low-k dielectric in damascene structures

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187389A (zh) * 2012-06-14 2013-07-03 珠海越亚封装基板技术股份有限公司 具有阶梯状孔的多层电子结构
CN103187389B (zh) * 2012-06-14 2016-08-31 珠海越亚封装基板技术股份有限公司 具有阶梯状孔的多层电子结构
CN109841594A (zh) * 2017-11-27 2019-06-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109841594B (zh) * 2017-11-27 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109411442A (zh) * 2018-10-29 2019-03-01 京东方科技集团股份有限公司 一种金属导线复合层及其制备方法、以及半导体器件
CN115249645A (zh) * 2021-04-28 2022-10-28 长鑫存储技术有限公司 半导体结构及制备方法
WO2022227390A1 (zh) * 2021-04-28 2022-11-03 长鑫存储技术有限公司 半导体结构及制备方法

Also Published As

Publication number Publication date
US8822331B2 (en) 2014-09-02
US20070085209A1 (en) 2007-04-19
CN100539113C (zh) 2009-09-09
TWI315903B (en) 2009-10-11
US20120142188A1 (en) 2012-06-07
US8368220B2 (en) 2013-02-05
TW200717715A (en) 2007-05-01

Similar Documents

Publication Publication Date Title
CN100539113C (zh) 锚接金属镶嵌结构
US8178437B2 (en) Barrier material and process for Cu interconnect
US7772702B2 (en) Dielectric spacers for metal interconnects and method to form the same
TW441015B (en) Dual-damascene interconnect structures and methods for fabricating same
JP5089575B2 (ja) 相互接続構造体及びその製造方法
TWI334220B (en) Mim capacitor integrated into the damascens structure and method of making thereof
US8264086B2 (en) Via structure with improved reliability
CN100431098C (zh) 金属-绝缘体-金属电容器及互连结构
CN1933124A (zh) 制造半导体器件的方法
TWI377618B (en) Dry etchback of interconnect contacts
JP2001313371A (ja) 金属キャパシタおよびその形成方法
KR101031682B1 (ko) 초저 ｋ 유전체를 갖는 금속을 집적시키는 방법
US20050142853A1 (en) Dual damascene process for forming a multi-layer low-K dielectric interconnect
TWI505359B (zh) 半導體元件及其製造方法
US6960519B1 (en) Interconnect structure improvements
TWI251898B (en) Damascene process for fabricating interconnect layers in an integrated circuit
KR100818108B1 (ko) 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
JP2005038999A (ja) 半導体装置の製造方法
CN113948493A (zh) 半导体存储器件及其制造方法
JP2009188101A (ja) 半導体装置及びその製造方法
US20060035457A1 (en) Interconnection capacitance reduction
CN103199083A (zh) 复合铜扩散阻挡层及其制备方法
KR20040060563A (ko) 반도체 소자 제조방법 및 구조
US20030219996A1 (en) Method of forming a sealing layer on a copper pattern
CN106356329B (zh) 铜互连的电介质覆盖层的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant