TWI505359B - 半導體元件及其製造方法 - Google Patents

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Description

半導體元件及其製造方法
本發明是有關於一種半導體製造，且特別是有關於一種半導體元件及其製造方法。
半導體元件使用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。半導體元件一般係利用於半導體基板上依序沉積絕緣或介電層、導電層以及半導體材料層，且利用微影方式圖案化各材料層，以於半導體基板上形成電路構件與元件。
半導體工業藉由持續減少最小特徵尺寸，來使更多構件能整合於一給定面積內，以改善各種電子構件(例如電晶體、二極體、電阻、電容等等)之積集密度。
例如金屬或半導體等導電材料應用在半導體元件中，來供積體電路形成電性連接。多年以來，使用鋁作為電性連接之導電材料的金屬，且使用二氧化矽作為絕緣體。然而，隨著元件在尺寸上的縮小，為了改善元件性能，已更改導電體與絕緣體的材料。
因此，本發明之一態樣為提供一種半導體元件及其製造方法，其包含混合型極低介電常數介電質，可提供更低之有效介電常數值，同時也可防止隨著特徵尺寸的持續縮減而引發之整合問題。
根據本發明之上述目的，提出一種半導體元件之製造方法，其中此方法包含下列步驟。形成第一導線於基板上。共形形成第一介電層於第一導線之上表面與側壁上，此第一介電層具有第一孔隙率百分比與第一碳濃度。形成第二介電層於第一介電層上，第二介電層具有第二孔隙率百分比與第二碳濃度，第二孔隙率百分比與第一孔隙率百分比不同，且第二碳濃度低於第一碳濃度。
依據本發明之另一實施例，上述之第一介電層具有孔洞尺寸從3Å至20Å，且第二介電層具有孔洞尺寸從10Å至40Å。
依據本發明之又一實施例，上述之第一介電層具有一介電常數值從2.2至2.9，且第二介電層具有一介電常數值從1.8至2.4。
依據本發明之再一實施例，上述形成第一介電層之步驟更包含進行一化學汽相沉積製程，其中形成第二介電層之步驟更包含進行一旋塗式介電質製程。
依據本發明之再一實施例，上述之第二孔隙率百分比大於第一孔隙率百分比。
依據本發明之再一實施例，上述之第一孔隙率百分比小於第二孔隙率百分比。
依據本發明之再一實施例，上述之半導體元件之製 造方法更包含下列步驟。蝕刻一開口穿過第一介電層與第二介電層。開口延伸至第一導線之上表面。形成一第二導線經由開口而與第一導線耦合。
依據本發明之再一實施例，上述之第一導線包含銅。
根據本發明之上述目的，另提出一種半導體元件之製造方法，其中此方法包含下列步驟。形成第一阻障層於基板。形成第一金屬層於第一阻障層上。將第一金屬層與第一阻障層圖案化成複數個第一金屬線，其中每一第一金屬線與第一阻障層之一部分相接。共形形成第二阻障層於些第一金屬線之複數個上表面與複數個側壁上。形成第一介電層於第二阻障層上。此第一介電層具有第一孔隙率百分比與第一碳濃度。形成第二介電層於第一介電層上。此第二介電層具有第二孔隙率百分比與第二碳濃度。第二孔隙率百分比與第一孔隙率百分比不同，且第二碳濃度低於第一碳濃度。
依據本發明之一實施例，上述之半導體元件之製造方法更包含下列步驟。形成層間介電質於基板上。形成蝕刻終止層於層間介電質上，第一阻障層形成於蝕刻終止層上。
依據本發明之另一實施例，上述形成第一介電層之步驟更包含進行一化學汽相沉積製程，其中形成第二介電層之步驟更包含進行一旋塗式介電質製程。
依據本發明之又一實施例，上述部分之第二介電層橫向位於第一金屬線之至少二者之間，且至少二者鄰近於第一金屬線。
依據本發明之再一實施例，上述之金屬線中相鄰之金屬線相隔一第一間隔，第一間隔的範圍從5nm至50nm。
依據本發明之再一實施例，上述之第一碳濃度從10%至40%，且第二碳濃度從1%至20%依據本發明之再一實施例，上述之半導體元件之製造方法更包含下列步驟。形成複數個開口於第一金屬線之上表面。形成第三阻障層於開口中。形成第二金屬層於第三阻障層上。將第二金屬層與第三阻障層圖案化成複數個第二金屬線，其中每一第二金屬線第三阻障層之一部分相接。共形形成第四阻障層於第二金屬線之複數個上表面與複數個側壁上。形成一第三介電層於第四阻障層上，第三介電層具有第一孔隙率百分比第一碳濃度。形成一第四介電層於第三介電層上，第四介電層具有第二孔隙率百分比與第二碳濃度。
根據本發明之上述目的，再提出一種半導體元件。此半導體元件包含第一金屬線、第二金屬線、第一介電層以及第二介電層。第一金屬線位於基板上。第二金屬線位於基板上，第二金屬線與第一金屬線橫向隔開。第一介電層具有一實質固定的厚度，且位於第一金屬線與第二金屬線上，並延伸在第一金屬線與第二金屬線之間，第一介電層具有一第一孔隙率百分比與一第一碳濃度。第二介電層位於第一介電層上，第二介電層具有一部分延伸在第一金屬線與第二金屬線之間，第二介電層具有一第二孔隙率百分比與一第二碳濃度，第二孔隙率百分比與第一孔隙率百分比不同，且第二碳濃度與第一碳濃度不同。
依據本發明之一實施例，上述之第一介電層具有一介電常數值從2.2至2.9，且第二介電層具有一介電常數值從1.8至2.4。
依據本發明之另一實施例，上述之第二孔隙率百分 比大於第一孔隙率百分比。
依據本發明之又一實施例，上述之第一介電層具有一孔洞尺寸從3Å至20Å，且第二介電層具有一孔洞尺寸從10Å至40Å。
依據本發明之再一實施例，上述之第一碳濃度從10%至40%，且第二碳濃度從1%至20%。
依據本發明之再一實施例，上述之第一導線與第二導線包含銅。
本發明之實施例的優點在於，藉著混合型極低介電常數值介電質降低導線之擴散並改善介電材料之間隙填充特性，混合型極低介電常數值介電質可具有更低之有效介電常數值，同時也可防止隨著特徵尺寸不斷變小而引發之積體電路問題。
10‧‧‧半導體元件
20‧‧‧基板
22‧‧‧主動與被動元件
24‧‧‧層間介電質
26‧‧‧蝕刻終止層
28‧‧‧阻障層
30‧‧‧導電層
32‧‧‧光阻
34‧‧‧開口
36‧‧‧導線
38‧‧‧阻障層
40‧‧‧第一介電層
42‧‧‧第二介電層
42A‧‧‧上表面
44‧‧‧光阻
46‧‧‧開口
48‧‧‧開口
58‧‧‧阻障層
60‧‧‧導電層
62‧‧‧光阻
64‧‧‧開口
66‧‧‧導線
70‧‧‧阻障層
72‧‧‧第三介電層
74‧‧‧第四介電層
90‧‧‧導線
92‧‧‧介電層
94‧‧‧介電層
P1 ‧‧‧間距
S1 ‧‧‧間隔
T1 ‧‧‧厚度
MN ‧‧‧導電層
MN+1 ‧‧‧導電層
為了能更徹底了解本實施例與其優點，於此參照結合後附圖式所作之下列描述，其中：第1圖至第11圖係繪示依照一實施方式之一種製造半導體元件之中間階段的剖面圖；第12圖係繪示依照一實施方式之第1圖至第11圖所示實施例之製程的製程流程圖；以及第13圖係繪示依照一實施方式之一種半導體元件之穿透式顯微鏡剖面之例子。
下列將詳細討論本實施例之製造與使用。然而，應當理解的是，本揭露提供了許多可應用的創新概念，這些創 新概念可在各種特定背景中加以體現。所討論之特定實施例僅係用以例示說明所揭露之標的之製造與使用的特定方法，並不限制不同實施例之範圍。
依照各種實施例而提供半導體元件及其製造方法。例示製造這些半導體元件之中間階段。討論這些實施例之變化。在各種視圖與例示實施例中，相同之參考符號用於指定相同元件。雖然方法實施例係以特定順序討論，但可以任何合理次序來進行其他不同的方法實施例，且可包含更多或更少在此所描述之步驟。
第1圖至第11圖係繪示依照一實施方式之一種製造半導體元件之中間階段的剖面圖，而第12圖係繪示第1圖至第11圖所示實施例之製程的製程流程圖。
現請參照第1圖，其繪示根據一實施例之在處理之中間階段的一種半導體元件10。半導體元件10包含基板20，基板20可為晶圓之一部分。基板20可包含半導體材料，例如矽、鍺、鑽石或類似物。替代地，亦可使用化合物材料，例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、上述組合及類似物。此外，此基板20可包含矽基絕緣體(SOI)基板。一般來說，矽基絕緣體基板包含一層半導體材料，例如磊晶矽、鍺、矽鍺、矽基絕緣體、矽鍺基絕緣體(SGOI)或其組合。此基板20可摻雜p型摻質，例如硼、鋁、鎵或類似物，雖然基板也可替換地摻雜n型摻雜物，如同本領域中所已知的。
基板20可包含主動與被動元件22。在此技術領域中具有通常知識者所認知，可使用很多種元件，例如電晶體、電容、電阻、及其組合及類似物，來產生針對半導體元 件10設計之結構與功能需求。主動與被動元件22可使用任何適合的方法來加以製作。在圖中只繪示出部分之基板20，因為這樣已足以充分描述例示之實施例。
可形成層間介電質(ILD)24、蝕刻終止層(ESL)26、阻障層28與導電層30於基板20上(步驟200)。層間介電質24可形成於基板20上。層間介電質24可由氧化物所組成，例如氧化矽、硼磷矽玻璃(BPSG)、未摻雜矽玻璃(USG)、氟矽玻璃(FSG)、例如碳摻雜氧化物之低介電常數介電質、例如多孔碳摻雜二氧化矽之極低介電常數介電質、例如聚亞醯胺之高分子聚合物、上述之類似物及其組合。此低介電常數介電質材料之介電常數值可小於3.9。可利用例如化學汽相沉積製程(CVD)、物理汽相沉積製程(PVD)、原子層沉積製程(ALD)、旋塗式介電質(SOD)製程、如上述之類似物及其組合，來沉積層間介電質24。在一實施例中，層間介電質24可直接形成於基板20之上表面上。於其他實施例中，層間介電質24可形成於基板20上之中介層及/或結構(未繪示)上。
蝕刻終止層26可沉積於層間介電質24上。蝕刻終止層26可作為後續圖案化導電層30時之蝕刻終止層(參見第2圖)。蝕刻終止層26可由一個或多個適當之介電材料所製成，例如氧化矽、碳化矽、摻雜氧之碳化矽、摻雜氮之碳化矽、氮化矽、氧化鋁、氮化鋁、氮氧化鋁、上述組合及其類似物。可透過一製程，例如化學汽相沉積製程與旋塗式介電質製程來沉積蝕刻終止層26，雖然可使用任何合適之製程來形成厚度從約5Å至約200Å的蝕刻終止層26。
阻障層28可形成於蝕刻終止層26上。阻障層28 可有助於阻擋後續形成之導電層30擴散至相鄰之介電材料中。阻障層28可包含鈦、氮化鈦、鉭、氮化鉭、錳、氧化錳、鈷、氧化鈷、氮化鈷、鎳、氧化鎳、氮化鎳、碳化矽、摻雜氧之碳化矽、摻雜氮之碳化矽、氮化矽、氧化鋁、氮化鋁、氮氧化鋁、例如聚亞醯胺之高分子聚合物、聚苯噁唑(PBO)、如上述之類似物及其組合。可利用化學汽相沉積製程、物理汽相沉積製程、電漿增益化學氣相沉積製程(PECVD)、原子層沉積製程、旋塗式介電質製程、類似製程及其組合等，來製作厚度從約5Å至約200Å之阻障層28。在一些實施例中，可省略阻障層28。
導電層30可形成於阻障層28上。導電層30亦可稱為金屬層MN ，且可為基板上之第一層金屬層(M1 )或可為基板上之任意數量之金屬層(例如M5 、M10 、M100 )。導電層30可包含銅、鋁、類似物及其組合物。可使用沉積製程，例如電化學電鍍、化學汽相沉積製程、物理汽相沉積製程、類似製程及其組合之製程，來製作導電層30。在一些實施例中，導電層30可形成於例如鈦銅合金之晶種層上。在一實施例中，可形成導電層30使其具有從約100Å至約3000Å的厚度。
如第1圖與第2圖所示，在導電層30形成後，可圖案化導電層30與阻障層28(步驟202)。如第1圖所示，可在導電層30上沉積與圖案化光阻32。光阻32可包含傳統之光阻材料，例如深紫外線(DUV)光阻，且可沉積於導電層30之表面上，例如利用旋塗式製程設置光阻32。然而，可替代性地利用任何適當材料、或形成或設置光阻32的方法。當光阻32設置於導電層30上，光阻32可透過圖案化 之圖罩而暴露於能量中，例如光，以在暴露於能量之光阻32的那些部分誘發反應。接著，可顯影光阻32，且移除部分之光阻32而形成數個開口34，並經由開口34暴露出導電層30之表面。
於圖案化光阻32後，可圖案化導電層30與阻障層28，以暴露出蝕刻終止層26之上表面。圖案化之導電層30形成數個導線36。導線36與相鄰導線36之間具有範圍從約5nm至約50nm的間隔S1 ，以及範圍從約10nm至約100nm之間距P1 ，其中間距P1 為間隔S1 加上導線36的寬度。在一實施例中，可利用乾蝕刻製程且以電漿源與蝕刻劑氣體，例如氫、氨、氬、氦、類似物及其組合，來進行圖案化。在一些實施例中，可利用化學機械性研磨(CMP)製程或蝕刻製程來平坦化導線36。雖然第2圖繪示出三個導線36，然可根據所需之導線36數量而有更多或更少的導線36。
如第3圖所示，形成導線36後，可形成阻障層38於導線36之上表面與側壁及蝕刻終止層26之上表面上(步驟204)。阻障層38可有助於阻擋導線36擴散至鄰近之介電材質中，例如後續所形成之第一介電層40及第二介電層42(參照第5圖)。阻障層38可包含鈦、氮化鈦、鉭、氮化鉭、錳、氧化錳、鈷、氧化鈷、氮化鈷、鎳、氧化鎳、氮化鎳、碳化矽、摻雜氧之碳化矽、摻雜氮之碳化矽、氮化矽、氧化鋁、氮化鋁、氮氧化鋁、例如聚亞醯胺之高分子聚合物、聚苯噁唑、如上述之類似物及其組合。可利用化學汽相沉積製程、物理汽相沉積製程、電漿化學氣相沉積製程、原子層沉積製程、旋塗式介電質製程、類似製程及其組合來共形沉積阻障層28，使其厚度為從約5Å至約200Å。在一些實施 例中，阻障層38與導線36下之阻障層28毗連。
形成阻障層38後，可形成第一介電層40於阻障層38上(步驟206)，如第4圖所示。第一介電層40可有助於阻擋導線36擴散至後續形成之第二介電層42。另外，第一介電層40可具有較低之蝕刻速率，有助於蝕刻之控制。在一些實施例中，可共形沉積第一介電層40於導線36與阻障層38上，且使其具有從約1Å至約45Å的厚度T1 。第一介電層40可包含摻雜碳之氧化矽，碳濃度為從約10%至約40%。第一介電層40可具有孔洞尺寸從約3Å至約20Å，孔洞率從約5%至約50%，以及介電常數值從約2.2至約2.9。可利用化學汽相沉積製程、原子層沉積製程、類似製程及其組合來形成第一介電層40。
形成第一介電層40後，可形成第二介電層42於第一介電層40上(步驟208)，如第5圖所示。第二介電層42可有助於填滿導線36間之間隙，且防止空氣間隙位於介電層中。第二介電層42可包含摻雜碳之氧化矽，其中碳濃度從約1%至約20%。第二介電層42可具有孔洞尺寸從約10Å至約40Å，孔洞率從約15%至約70%，與介電常數值從約1.8至約2.4。可利用例如化學汽相沉積製程、旋塗式介電質製程、類似製程及其組合來形成第二介電層42。
第一介電層40與第二介電層42產生形成介電材料於導線66上的一種混合型極低介電常數介電質架構。利用化學汽相沉積所沉積之第一介電層40可獲得較小之孔洞尺寸，有助於防止導線36之擴散，而第二介電層42具有較佳之間隙填充性，有助於防止空氣間隙位於介電層中。因此，混合型極低介電常數介電質之結構可獲得較低之有效介電 常數值，同時也防止隨著特徵尺寸持續變小而引發之整合問題。
形成第二介電層42後，可形成另一導電層MN+1 (參見第8圖)於導電層MN 上。下一個金屬層的形成可開始於形成數個開口延伸穿過第一介電層40與第二介電層42，以暴露出導線36之上表面(步驟210)，如第6圖與第7圖所示。
如第6圖所示，可於第二介電層42上沉積並圖案化光阻44，以形成數個開口46，且於開口46中暴露出部分之第二介電層42。光阻44之形成與圖案化可與上述之光阻32相似，而於此不再重複描述。
第7圖繪示開口48的成形穿過第二介電層42與第一介電層40，以暴露出導線36的上表面(步驟212)。可使用合適之微影與蝕刻技術，例如異向性乾蝕刻，來形成與圖案化開口48。
第8圖繪示阻障層50與導電層60形成於開口48中，且接觸導線36之上表面，並沿著第二介電層42之上表面42A。阻障層50可與上述之阻障層28相似，在此不再重複描述。雖然導電層60與導電層30無需相同，然導電層60可與上述之導電層30相似，在此不再重複描述。在一些實施例中，形成於開口48中，且接觸導線36之上表面，並位於第二介電層42之上表面42A下方之導電層60的部分可稱為介層窗。
形成導電層60後，可將阻障層50與導電層60圖案化成為數個導線66(步驟214)，如第8圖與第9圖所示。可於導電層60上沉積並圖案化光阻62，以形成數個開口64，且於開口64中暴露出部分導電層60。光阻62之形成與圖 案化可與上述光阻32相似，在此不再重複描述。
光阻62圖案化後，可圖案化導電層60與阻障層50，以暴露出第二介電層42之上表面，如第9圖所示。導電層60的圖案化形成數個導線66。雖然導線66與導線36之製作無需相同，但導線66之製作可與上述之導線36相似，在此不再重複描述。
形成導線66後，可形成阻障層70於導線66之上表面與側壁、以及第二介電層42之上表面(步驟216)，如第10圖所示。阻障層70可與上述之阻障層38相似，在此不再重複描述。
形成阻障層70後，可形成第三介電層72於阻障層70上(步驟218)，如第11圖所示。第三介電層72可有助於阻擋導線66擴散至後續形成之第四介電層74中。另外，第三介電層72可具有較低之蝕刻速率，以利蝕刻控制。雖然第三介電層72與第一介電層40無需相同，第三介電層72之製作可與上述之第一介電層40相似，在此不再重複描述。
形成第三介電層72後，可形成第四介電層74於第三介電層72上(步驟220)，如第11圖所示。第四介電層74有助於填滿導線66間之間隙，以防止空氣間隙位於介電層中。雖然第四介電層74與第二介電層42無需相同，但第四介電層74之製作可與上述之第二介電層42相似，在此不再重複描述。
第三介電層72與第四介電層74產生形成介電材料於導線66上的一種混合型極低介電常數介電質結構。它們具有相似於上述第一介電層40與第二介電層42之混合型極低介電常數介電質結構的特性與優點，在此不再重複描述。
導線36和66與金屬層MN 之數量僅係用以舉例說明，而非限制。導線36和66與金屬層MN 可具有任何合適之數量。舉例來說，可具有以上述之相似方法製作之另外二金屬層MN+2 與MN+3 形成於金屬層MN+1 上。另外，可有元件、結構及/或連接器形成於金屬層MN 至MN+X 、以及主動與被動元件22上，且電性耦合金屬層MN 至MN+X 、以及主動與被動元件22，以形成功能性電路。
第13圖為依照一實施方式之一種具有混合型極低介電常數介電質半導體元件之穿透式顯微鏡(TEM)剖面圖的例子。介電層92(相似於第一介電層40與第三介電層72)位於導線90(相似於導線36與66)之上表面與側壁上。介電層94(相似於第二介電層42與第四介電層74)位於介電層92上且填滿導線90間之間隙。
已經發現以混合型極低介電常數介電質結構來形成介電材料於導線上，可降低導線之擴散，且可改善介電材料之間隙填充特性。利用化學汽相沉積共形沉積之第一介電層(第一介電層40及/或72)可使其具有較小之孔洞尺寸，而有助於防止金屬特徵之擴散，利用旋塗式製程形成之第二介電層(第二介電層42及/或74)則具有更佳之間隙填充性，而有助於防止空氣間隙在金屬特徵物之間及其周圍。因此，混合型極低介電常數介電質結構可具有更低之有效介電常數值，同時亦防止隨著特徵尺寸持續變小而引發之整合問題。
也已發現半導體元件中導線之間隔與間距的縮減已加劇緊密間隔之相鄰金屬線之間的擴散問題，而這在具有較大間隔與間距之元件中並非問題。因此，在先前具有較大間隔與間距之元件中，並不需要這樣較昂貴也較麻煩的繁瑣之 混合型極低介電常數介電質結構。
一實施例為一種半導體元件之製造方法，此方法包含：形成第一導線於基板上；以及共形形成第一介電層於第一導線之上表面與側壁上，第一介電層具有第一孔隙率百分比與第一碳濃度。此方法更包含形成第二介電層於第一介電層上，第二介電層具有第二孔隙率百分比與第二碳濃度，第一孔隙率百分比與第二孔隙率百分比不相同，且第二碳濃度低於第一碳濃度。
另一實施例為一種半導體元件之製造方法，此方法包含：形成第一阻障層於基板上；形成第一金屬層於第一阻障層上；將第一金屬層與第一阻障層圖案化成複數個第一金屬線，其中每一第一金屬線與第一阻障層之一部分相接；以及共形形成第二阻障層於這些第一金屬線之上表面與側壁上。此方法更包含形成第一介電層於第二阻障層上，第一介電層具有第一孔隙率百分比與第一碳濃度；以及形成第二介電層於第一介電層上，第二介電層具有一第二孔隙率百分比與第二碳濃度，第一孔隙率百分比與第二孔隙率百分比不相同，且第二碳濃度低於第一碳濃度。
又一實施例是一種半導體元件，其包含：第一金屬線位於基板上；第二金屬線位於基板上；第二金屬線與第一金屬線橫向隔開；以及第一介電層具有實質固定之厚度，且位於第一金屬線與第二金屬線上，並延伸至第一金屬線與第二金屬線之間，第一介電層具有第一孔隙率百分比與第一碳濃度。此半導體元件更包含第二介電層位於第一介電層上，第二介電層之一部分延伸在第一金屬線與第二金屬線之間，第二介電層具有第二孔隙率百分比與第二碳濃度，第二 孔隙率百分比與第一孔隙率百分比不相同，且第二碳濃度與第一碳濃度不相同。
雖然實施例及其優點已詳細描述如上，然應該了解到的是，在不偏離后附申請專利範圍所界定之本揭露的精神與範圍下，當可在此進行各種改變、取代以及修正。此外，本申請案之範圍並非限制在說明書所描述之製程、機械、製造、物質成分、手段、方法以及步驟的特定實施例中。在此技術領域中具有通常知識者，將可輕易從本發明之揭露中了解到，現存或日後所發展出之可與在此所描述之對應實施例執行實質相同之功能、或達到實質相同之結果的製程、機械、製造、物質成分、手段、方法或步驟，可依據本揭露來加以應用。因此，所附之申請專利範圍係用以將這類製程、機械、製造、物質成分、手段、方法或步驟含括在其範圍內。
10‧‧‧半導體元件
20‧‧‧基板
22‧‧‧主動與被動元件
24‧‧‧層間介電質
26‧‧‧蝕刻終止層
40‧‧‧第一介電層
42‧‧‧第二介電層
50‧‧‧阻障層
60‧‧‧導電層
62‧‧‧光阻
64‧‧‧開口
MN ‧‧‧金屬層
MN+1 ‧‧‧金屬層
本申請案主張主張於2013年3月11日申請之美國臨時專利申請案編號第61/776661號之名稱為「半導體元件及其製造方法(Semiconductor Devices and Methods of Forming Same)」的優先權，在此將此申請案的全部一併列入參考。

Claims (10)

  1. 一種半導體元件之製造方法，該方法包含：形成一第一導線於一基板上；共形形成一阻障層於該第一導線之一上表面與一側壁上；形成一第一介電層於該阻障層上，該第一介電層具有一第一孔隙率百分比與一第一碳濃度；以及形成一第二介電層於該第一介電層上，該第二介電層具有一第二孔隙率百分比與一第二碳濃度，該第二孔隙率百分比與該第一孔隙率百分比不同，且該第二碳濃度低於該第一碳濃度。
  2. 如請求項1所述之方法，其中該第一介電層具有一孔洞尺寸從3Å至20Å，且該第二介電層具有一孔洞尺寸從10Å至40Å。
  3. 如請求項1所述之方法，其中形成該第一介電層之步驟更包含進行一化學汽相沉積製程，其中形成該第二介電層之步驟更包含進行一旋塗式介電質製程。
  4. 如請求項1所述之方法，更包含：蝕刻一開口穿過該第一介電層與該第二介電層，該開口延伸至該第一導線之該上表面；以及形成一第二導線經由該開口而與該第一導線耦合。
  5. 一種半導體元件之製造方法，該方法包含：形成一第一阻障層於一基板上；形成一第一金屬層於該第一阻障層上；將該第一金屬層與該第一阻障層圖案化成複數個第一金屬線，其中每一該些第一金屬線與該第一阻障層之一部分相接；共形形成一第二阻障層於該些第一金屬線之複數個上表面與複數個側壁上；形成一第一介電層於該第二阻障層上，該第一介電層具有一第一孔隙率百分比與一第一碳濃度；以及形成一第二介電層於該第一介電層上，該第二介電層具有一第二孔隙率百分比與一第二碳濃度，該第二孔隙率百分比與該第一孔隙率百分比不同，且該第二碳濃度低於該第一碳濃度。
  6. 如請求項5所述之方法，其中部分之該第二介電層橫向位於該些第一金屬線之至少二者之間，且該至少二者鄰近於該些第一金屬線。
  7. 如請求項5所述之方法，更包含：形成複數個開口於該些第一金屬線之該些上表面；形成一第三阻障層於該些開口中；形成一第二金屬層於該第三阻障層上；將該第二金屬層與該第三阻障層圖案化成複數個第二金 屬線，其中每一該些第二金屬線該第三阻障層之一部分相接；共形形成一第四阻障層於該些第二金屬線之複數個上表面與複數個側壁上；形成一第三介電層於該第四阻障層上，該第三介電層具有該第一孔隙率百分比與該第一碳濃度；以及形成一第四介電層於該第三介電層上，該第四介電層具有該第二孔隙率百分比與該第二碳濃度。
  8. 一種半導體元件，包含：一第一金屬線位於一基板上；一第二金屬線位於該基板上，該第二金屬線與該第一金屬線橫向隔開；一阻障層位於該第一金屬線之一上表面與一側壁以及該第二金屬線之一上表面與一側壁上；一第一介電層具有一實質固定的厚度，且位於該阻障層上，並延伸在該第一金屬線與該第二金屬線之間，該第一介電層具有一第一孔隙率百分比與一第一碳濃度；以及一第二介電層位於該第一介電層上，該第二介電層具有一部分延伸在該第一金屬線與該第二金屬線之間，該第二介電層具有一第二孔隙率百分比與一第二碳濃度，該第二孔隙率百分比與該第一孔隙率百分比不同，且該第二碳濃度與該第一碳濃度不同。
  9. 如請求項8所述之半導體元件，其中該第一介電層具有 一孔洞尺寸從3Å至20Å，且該第二介電層具有一孔洞尺寸從10Å至40Å。
  10. 如請求項8所述之半導體元件，其中第一碳濃度從10%至40%，且第二碳濃度從1%至20%。
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