JP4619747B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
近年、多層配線を形成する際には、配線遅延を低減するため、層間絶縁膜として、シリコン酸化(SiO)膜より比誘電率が低い低誘電率膜を適用することが提案されている。この低誘電率膜としては、例えばシリコン酸化(SiO)膜に数%の炭素をドーピング(添加)したSiOC膜などがある。
ところで、かかる低誘電率膜は、強度が弱いため、加工中に割れてしまうなどの問題があり、多層配線を形成する際に種々の不都合が生じる。そこで、低誘電率膜上に、当該低誘電率膜を保護する保護膜を成膜することが行われている。
また、かかる低誘電率膜は炭素(C)を含むため、低誘電率膜とその保護膜の密着性が悪い。このため、保護膜を成膜する前に、低誘電率膜の表面付近における炭素濃度を低下する処理を行うことにより、当該低誘電率膜と保護膜の密着性を確保するようにしている。
さらに、プラズマCVD(Chemical Vapor Deposition)法を用いて、保護膜を形成する場合には、低誘電率膜の表面付近における炭素濃度を低下させる。
低誘電率膜は、本来、疎水的性質を有するが、表面付近では炭素濃度が低下することにより、浸水性の方向に性質が変化する。
このため、低誘電率膜の表面付近における、炭素濃度が低下した領域は、OHや水分(HO)を吸着し易く、その結果、実効比誘電率の上昇や、低誘電率膜中に残留したプロセスガスが、プロセス中に脱離することによって引き起こされる膜のはがれや、金属の腐食などが生じるという問題があった。
以下、低誘電率膜の表面付近における炭素濃度に関する文献名を記載する。
特開2003−17561号公報
本発明は、低誘電率膜の疎水的性質を維持し、歩留まりを向上させることができる半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様による半導体装置の製造方法は、
半導体基板の上方に、炭素を含む層間絶縁膜を形成する第1のステップと、
前記層間絶縁膜の表面付近における炭素濃度を低下させる処理を行う第2のステップと、
表面付近における炭素濃度が低下した前記層間絶縁膜上に保護膜を形成する第3のステップと、
前記保護膜の表面から前記層間絶縁膜の底面まで貫通するように、前記層間絶縁膜及び前記保護膜のうち所望の領域を選択的に除去することにより、溝を形成する第4のステップと、
前記溝内部の表面から前記層間絶縁膜と前記保護膜との界面に、炭素を供給する第5のステップと、
前記溝に導電性材料を埋め込むことにより、導電層を形成する第6のステップと
を備えることを特徴とする。
また本発明の一態様による半導体素子の製造方法は、
半導体基板の上方に、炭素を含む層間絶縁膜を形成する第1のステップと、
前記層間絶縁膜の表面付近における炭素濃度を低下させる処理を行う第2のステップと、
表面付近における炭素濃度が低下した前記層間絶縁膜上に保護膜を形成する第3のステップと、
前記保護膜の表面から前記層間絶縁膜の底面まで貫通するように、前記層間絶縁膜及び前記保護膜のうち所望の領域を選択的に除去することにより、溝を形成する第4のステップと、
前記溝に導電性材料を埋め込むことにより、導電層を形成する第4のステップと、
前記保護膜を介して、前記層間絶縁膜と前記保護膜との界面に、炭素を供給する第5のステップと
を備えることを特徴とする。
また本発明の一態様による半導体装置の製造方法は、
半導体基板の上方に、炭素を含む層間絶縁膜を形成する第1のステップと、
前記層間絶縁膜の表面付近における炭素濃度を低下させる処理を行う第2のステップと、
表面付近における炭素濃度が低下した前記層間絶縁膜上に保護膜を形成する第3のステップと、
前記保護膜の表面から前記層間絶縁膜の底面まで貫通するように、前記層間絶縁膜及び前記保護膜のうち所望の領域を選択的に除去することにより、溝を形成する第4のステップと、
前記溝に導電性材料を埋め込むことにより、導電層を形成する際、露出する前記保護膜を除去する第5のステップと、
前記層間絶縁膜の表面に、炭素を供給する第6のステップと
を備えることを特徴とする。
本発明の半導体装置及びその製造方法によれば、低誘電率膜の疎水的性質を維持し、歩留まりを向上させることができる。
以下、本発明の実施の形態について図面を参照して説明する。
(1)第1の実施の形態
図1〜図10に、本発明の第1の実施の形態による半導体装置の製造方法を示す。まず図1に示すように、図示しない半導体基板の上方に層間絶縁膜10が形成され、当該層間絶縁膜10上に形成された保護膜20と、これら層間絶縁膜10及び保護膜20に形成された配線30との上面に、拡散防止膜40を形成する。
配線30は、例えば銅(Cu)によって形成され、拡散防止膜40は、この配線30から銅(Cu)が拡散することを防止すると共に、エッチングストッパとしての役割を果たす。なお、この拡散防止膜40は、例えばSiCN膜、SiOC膜、炭化ケイ素(SiC)膜からなり、比誘電率は例えば3.5〜5.5である。
図2に示すように、拡散防止膜40上に、シリコン酸化(SiO)膜より比誘電率が低い低誘電率膜からなる層間絶縁膜50を形成する。この層間絶縁膜50は、例えばSiOC膜、メチルシルセスキオキサン(MSQ)膜などからなり、比誘電率は例えば2.6以下である。
そして、必要に応じて、後に層間絶縁膜50上に形成される保護膜との密着性を向上させるため、層間絶縁膜50に対して、当該層間絶縁膜50の表面付近における炭素濃度を低下させる処理を行うことにより、層間絶縁膜50の表面付近に炭素濃度低下領域50Aを形成する。具体的には、層間絶縁膜50の表面に対して、例えば電子ビーム(EB)の照射処理、紫外線(UV)の照射処理、プラズマ処理などを行う。
次に、プラズマCVD法などを用いて、層間絶縁膜50上に、当該層間絶縁膜50を保護するための保護膜60を形成する。この保護膜60は、例えばSiOC膜、メチルシルセスキオキサン(MSQ)膜、シリコン酸化(SiO)膜などからなり、比誘電率は例えば2.6〜4.3である。また、この保護膜60は、層間絶縁膜50より密度が高くなるように形成されている。なお、プラズマCVD法などのプラズマプロセスを用いて保護膜60を形成する場合には、層間絶縁膜50の表面付近における炭素濃度は低下するため、層間絶縁膜50の表面付近における炭素濃度を低下させる処理を行う必要はない。
図3に示すように、保護膜60上にフォトレジスト材を塗布した後、露光及び現像を行うことにより、下層の配線30に対応するパターンを有するマスク材70を形成する。
図4に示すように、マスク材70をマスクとして用いると共に、拡散防止膜40をエッチングストッパとして、保護膜60及び層間絶縁膜50にエッチングを行うことにより、ビアホール(接続孔)80を形成する。その後、このマスク材70を酸化して除去するアッシングを行う。
図5に示すように、さらに保護膜60及び拡散防止膜40上にフォトレジスト材を塗布した後、露光及び現像を行うことにより、ビアホール80に対応するパターンを有するマスク材90Aを形成する。ビアホール80内にもマスク材(フォトレジスト材)90Bが残ってもよい。
図6に示すように、マスク材90Aをマスクとして保護膜60にエッチングを行った後、エッチング時間を指定した上で、さらに層間絶縁膜50にエッチングを行うことにより、配線溝100を形成する。
図7に示すように、マスク材90A及び90Bを酸化して除去するアッシングを行った後、拡散防止膜40を開口するためのエッチングを行うことにより、下層の配線30の上面の一部を露出する。
図8に示すように、層間絶縁膜50と保護膜60の界面に、配線溝100の内部表面から、炭素(C)を含むガス、液体などを供給する処理を行うことにより、層間絶縁膜50のうち、保護膜60との界面付近(炭素濃度低下領域50A)における炭素濃度を上昇させる。ガスや液体を透過する保護膜60を用いた場合は、保護膜60を介して炭素濃度を上昇させることも可能である。
これにより、層間絶縁膜50の疎水的性質を維持して、層間絶縁膜50がOHや水分(HO)を吸着することを抑制することができる。その結果、実効比誘電率の上昇や、層間絶縁膜50中に残留したプロセスガスが、プロセス中に脱離することによって引き起こされる膜のはがれや、金属の腐食などを抑制することができ、よって歩留まりを向上させることができる。
ところで、炭素(C)を供給する方法としては、層間絶縁膜50と保護膜60の界面に、例えばヘキサメチルジシランザン(HMDS:(CHSiNHSi(CH)などを供給して、Si−OH結合をSi−C結合に置換させる化学反応を行うことにより、層間絶縁膜50の界面付近における炭素濃度を上昇させる方法がある。なお、この場合、Si−OH結合をSi−C結合に置換させることにより、層間絶縁膜50の疎水性を維持することができる。
また、炭素(C)を供給する他の方法としては、層間絶縁膜50のうち、保護膜60との界面付近(炭素濃度低下領域50A)に、炭素(C)を含む所定の疎水性材料を浸透及び充填させることにより、層間絶縁膜50の界面付近における炭素濃度を上昇させる方法がある。
この場合、液体の疎水性材料としては、例えばポリアリレンエーテル(PAE)、メチルシルセスキオキサン(MSQ)、所定のレジスト材、反射防止膜で使用されるコーティング材などがあり、気体の疎水性材料としては、例えば炭素(C)を含むシロキサン、トリメチルシラン(TMS)、ベンズシクロブテン(BCB)などがある。このように、疎水性材料を浸透及び充填させる方法では、種々の疎水性材料の中から所望の材料を選択することができる。
これら化学反応による方法並びに疎水性材料の浸透及び充填による方法は、いずれも100〜350℃の範囲内の温度で行うことが望ましい。すなわち、層間絶縁膜50に吸着した水分を蒸発させるため、100℃以上の温度で行うことが望ましく、また、熱によって配線が破壊されるストレスマイグレーションを抑制するため、350℃以下の温度で行うことが望ましい。
ここで図11に、温度とストレスマイグレーション信頼性試験(ストレスマイグレーションの耐性を評価する試験)における不良率との関係を示す。この図11に示すように、温度が350℃の場合には、不良率が45%程度になり、温度が350℃を超えると、不良率がさらに高くなって、歩留まりが低下するため、温度は350℃以下であることが望ましい。
また、化学反応による方法並びに疎水性材料の浸透及び充填による方法は、いずれも1気圧以上の圧力で行うことが望ましい。すなわち、層間絶縁膜50と保護膜の界面に炭素(C)を供給する際には、圧力が高い方が炭素(C)を供給し易いため、圧力は少なくとも大気圧である1気圧以上であることが望ましい。
図9に示すように、ビアホール80及び配線溝100を埋め込むように、層間絶縁膜50及び保護膜60の全面に、バリアメタル膜(図示せず)と、めっき処理のシード層となるシード銅膜(図示せず)とを、スパッタリング法によって順次形成した後、銅(Cu)を主成分とした膜をめっき法によって全面に形成することにより、銅膜(図示せず)を形成する。
そして、所定の熱処理(アニール)を行った後、バリアメタル膜及び銅膜をCMP法によって研磨することにより、プラグ110及び配線120を形成する。
図10に示すように、保護膜60及び配線120の上面に、拡散防止膜130を形成する。この拡散防止膜130は、配線120から銅(Cu)が拡散することを防止すると共に、エッチングストッパとしての役割を果たし、例えばSiCN膜、SiOC膜、炭化ケイ素(SiC)膜からなり、比誘電率は例えば3.5〜5.5である。
ここで図12に、炭素(C)を供給する方法として、化学反応による方法を使用した場合における、層間絶縁膜50の炭素濃度分布の一例を示す。なお、図12及び図13中、横軸は、層間絶縁膜50の界面からの距離(単位:Å)を示し、縦軸は、炭素濃度(単位:A.U.(アービタリーユニット))を示す。
この図12において、曲線L10は、層間絶縁膜50の界面に炭素(C)を供給する処理を行った後における、層間絶縁膜50の炭素濃度分布を示し、曲線L20は、層間絶縁膜50の界面に炭素(C)を供給する処理を行う前における、層間絶縁膜50の炭素濃度分布を示す。
すなわち、この図12に示すように、層間絶縁膜50の界面付近における炭素濃度は、炭素(C)を供給する処理を行った後には、炭素(C)を供給する前と比較して、上昇し回復している。
なお、図12に示すように、炭素(C)を供給する方法として、化学反応による方法を使用した場合には、炭素濃度を低下させる処理(図2)を行う前における、本来の炭素濃度を超えることはない。
続いて図13に、炭素(C)を供給する方法として、疎水性材料の浸透及び充填による方法を使用した場合における、層間絶縁膜50の炭素濃度分布の一例を示す。
この図13において、曲線L30は、層間絶縁膜50の界面に炭素(C)を供給する処理を行った後における、層間絶縁膜50の炭素濃度分布を示し、曲線L40は、層間絶縁膜50の界面に炭素(C)を供給する処理を行う前における、層間絶縁膜50の炭素濃度分布を示す。
すなわち、この図13に示すように、層間絶縁膜50の界面付近における炭素濃度は、化学反応による方法と同様に、炭素(C)を供給する処理を行った後には、炭素(C)を供給する前と比較して、上昇し回復している。
なお、図13に示すように、疎水性材料の浸透及び充填による方法は、炭素濃度を低下させる処理(図2)を行う前における、本来の炭素濃度を超える場合があるが、界面の炭素濃度は、保護膜60が形成されていることから、界面付近における最大の炭素濃度と比較して低くなる。
これら図12及び図13に示すように、化学反応による方法並びに疎水性材料の浸透及び充填による方法のいずれも、層間絶縁膜50の界面から、当該層間絶縁膜50の膜厚の10%程度の距離の位置(例えば80Å程度)における炭素濃度が、層間絶縁膜50の界面付近を除く位置(例えば400Å程度)における炭素濃度の75%程度以上になるように形成されている。
(2)第2の実施の形態
図14〜図16に、本発明の第2の実施の形態による半導体装置の製造方法を示す。なお、ビアホール80及び配線溝100を形成した後、下層の配線30の上面の一部を露出するまでの工程は、第1の実施の形態の図1〜図7における工程と同一であるため、説明を省略する。
図14に示すように、ビアホール80及び配線溝100を埋め込むように、層間絶縁膜50及び保護膜60の全面に、バリアメタル膜(図示せず)と、めっき処理のシード層となるシード銅膜(図示せず)とを、スパッタリング法によって順次形成した後、銅(Cu)を主成分とした膜をめっき法によって全面に形成することにより、銅膜(図示せず)を形成する。
そして、所定の熱処理(アニール)を行った後、バリアメタル膜及び銅膜をCMP法によって研磨することにより、プラグ110及び配線120を形成する。
図15に示すように、保護膜60の上方から、当該保護膜60を介して、層間絶縁膜50と保護膜の界面に、炭素(C)を含むガス、液体などを供給する処理を行うことにより、層間絶縁膜50のうち、保護膜60との界面付近(炭素濃度低下領域50A)における炭素濃度を上昇させる。
これにより、層間絶縁膜50の疎水的性質を維持して、層間絶縁膜50がOHや水分(HO)を吸着することを抑制することができる。その結果、実効比誘電率の上昇や、層間絶縁膜50中に残留したプロセスガスが、プロセス中に脱離することによって引き起こされる膜のはがれや、金属の腐食などを抑制することができ、よって歩留まりを向上させることができる。
炭素(C)を供給する方法としては、第1の実施の形態と同様に、化学反応による方法と、疎水性材料の浸透及び充填による方法とがあり、これらの方法による温度や圧力などの条件についても、第1の実施の形態と同様である。
本実施の形態の場合、保護膜60を介して、層間絶縁膜60の界面に炭素(C)を含むガスや液体などを供給するため、ガスや液体が保護膜60を通過することが必要である。従って、保護膜60の比誘電率は、例えば2.6〜2.9の範囲内であることが望ましい。
また、本実施の形態の場合、プラグ110及び配線120を形成した後に、炭素(C)を含むガスや液体などを供給するため、ビアホール80や配線溝100にガスや液体などの残渣が蓄積されることを抑制することができる。
図16に示すように、保護膜60及び配線120の上面に、拡散防止膜130を形成することにより、多層配線を形成する。
(3)第3の実施の形態
図17〜図19に、本発明の第3の実施の形態による半導体装置の製造方法を示す。なお、ビアホール80及び配線溝100を形成した後、下層の配線30の上面の一部を露出するまでの工程は、第1の実施の形態の図1〜図7における工程と同一であるため、説明を省略する。
図17に示すように、ビアホール80及び配線溝100を埋め込むように、層間絶縁膜50及び保護膜60の全面に、バリアメタル膜(図示せず)と、めっき処理のシード層となるシード銅膜(図示せず)とを、スパッタリング法によって順次形成した後、銅(Cu)を主成分とした膜をめっき法によって全面に形成することにより、銅膜(図示せず)を形成する。
そして、所定の熱処理(アニール)を行った後、バリアメタル膜及び銅膜をCMP法によって研磨することにより、プラグ110及び配線120を形成する。本実施の形態の場合、バリアメタル膜及び銅膜をCMP法によって研磨して、不要なバリアメタル膜及び銅膜を除去する際、保護膜60も同時に除去することにより、層間絶縁膜50の上面を露出させる。保護膜60は、銅膜を形成する前に除去してもよい。
図18に示すように、層間絶縁膜50の上方から、層間絶縁膜50の表面に、炭素(C)を含むガス、液体などを供給する処理を行うことにより、層間絶縁膜50の表面付近(炭素濃度低下領域50A)における炭素濃度を上昇させる。
これにより、層間絶縁膜50の疎水的性質を維持して、層間絶縁膜50がOHや水分(HO)を吸着することを抑制することができる。その結果、実効比誘電率の上昇や、層間絶縁膜50中に残留したプロセスガスが、プロセス中に脱離することによって引き起こされる膜のはがれや、金属の腐食などを抑制することができ、よって歩留まりを向上させることができる。
炭素(C)を供給する方法としては、第1の実施の形態と同様に、化学反応による方法と、疎水性材料の浸透及び充填による方法とがあり、これらの方法による温度や圧力などの条件についても、第1の実施の形態と同様である。
図19に示すように、層間絶縁膜50及び配線120の上面に、拡散防止膜130を形成することにより、多層配線を形成する。
ところで、第1及び第2の実施の形態のように、層間絶縁膜50上に形成される保護膜60は、図9及び図14に示す工程において、CMP法による研磨に耐えることが必要とされるため、層間絶縁膜50と保護膜60の間に高い密着性を確保しなければならない。従って、層間絶縁膜50の表面付近における炭素濃度を低下させる処理を行った後に、保護膜60を形成することにより、層間絶縁膜50と保護膜60の密着性を高くするようになされている。
これに対して、本実施の形態において、層間絶縁膜50上に形成される拡散防止膜130は、第1及び第2の実施の形態の保護膜60のように、製造プロセスの各工程で強い力が加えられることはない。このため、層間絶縁膜50と拡散防止膜130の間には、層間絶縁膜50と保護膜60の間のように、高い密着性は要求されない。従って、層間絶縁膜50の表面に、炭素(C)を供給する処理を行って、層間絶縁膜50の表面付近における炭素濃度を上昇させた後、拡散防止膜130を形成することができる。
(4)第4の実施の形態
図20〜図22に、本発明の第4の実施の形態による半導体装置の製造方法を示す。なお、ビアホール80及び配線溝100を形成した後、下層の配線30の上面の一部を露出するまでの工程は、第1の実施の形態の図1〜図7における工程と同一であるため、説明を省略する。
図20に示すように、ビアホール80及び配線溝100を埋め込むように、層間絶縁膜50及び保護膜60の全面に、バリアメタル膜(図示せず)と、めっき処理のシード層となるシード銅膜(図示せず)とを、スパッタリング法によって順次形成した後、銅(Cu)を主成分とした膜をめっき法によって全面に形成することにより、銅膜(図示せず)を形成する。
そして、所定の熱処理(アニール)を行った後、バリアメタル膜及び銅膜をCMP法によって研磨することにより、プラグ110及び配線120を形成する。
図21に示すように、保護膜60及び配線120の上面に、拡散防止膜130を形成することにより、多層配線を形成する。
図22に示すように、拡散防止膜130の上方から、当該拡散防止膜130及び保護膜60を介して、層間絶縁膜50と保護膜60の界面に、炭素(C)を含むガス、液体などを供給する処理を行うことにより、層間絶縁膜50の界面付近(炭素濃度低下領域50A)における炭素濃度を上昇させる。
これにより、層間絶縁膜50の疎水的性質を維持して、層間絶縁膜50がOHや水分(HO)を吸着することを抑制することができる。その結果、実効比誘電率の上昇や、層間絶縁膜50中に残留したプロセスガスが、プロセス中に脱離することによって引き起こされる膜のはがれや、金属の腐食などを抑制することができ、よって歩留まりを向上させることができる。
炭素(C)を供給する方法としては、第1の実施の形態と同様に、化学反応による方法と、疎水性材料の浸透及び充填による方法とがあり、これらの方法による温度や圧力などの条件についても、第1の実施の形態と同様である。
本実施の形態の場合、拡散防止膜130及び保護膜60を介して、層間絶縁膜60の界面に炭素(C)を含むガスや液体などを供給するため、ガスや液体が拡散防止膜130及び保護膜60を通過することが必要である。従って、保護膜60の比誘電率は、例えば2.6〜2.9の範囲内であることが望ましく、また拡散防止膜130の比誘電率は、例えば4.0以下であることが望ましい。
また、本実施の形態の場合、プラグ110及び配線120を形成した後に、炭素(C)を含むガスや液体などを供給するため、ビアホール80や配線溝100にガスや液体などの残渣が蓄積されることを抑制することができる。
(5)第5の実施の形態
図23〜図32に、本発明の第5の実施の形態による半導体装置の製造方法を示す。まず図23に示すように、図示しない半導体基板の上方に層間絶縁膜210が形成され、当該層間絶縁膜210上に形成された保護膜220と、これら層間絶縁膜210及び保護膜220に形成された配線230との上面に、拡散防止膜240を形成する。この拡散防止膜240は、配線230から例えば銅(Cu)が拡散することを防止すると共に、エッチングストッパとしての役割を果たす。
図24に示すように、拡散防止膜240上に、シリコン酸化(SiO)膜より比誘電率が低い低誘電率膜からなる層間絶縁膜250を形成する。
そして、後に層間絶縁膜250上に形成される保護膜との密着性を確保するため、層間絶縁膜250に対して、当該層間絶縁膜250の表面付近における炭素濃度を低下させる処理を行うことにより、層間絶縁膜250の表面付近に炭素濃度低下領域250Aを形成する。
次に、プラズマCVD法を用いて、層間絶縁膜250上に、当該層間絶縁膜250を保護するための保護膜260を形成する。
そして、かかる工程を繰り返すことにより、保護膜260上に層間絶縁膜270を形成した後、当該層間絶縁膜270の表面付近に炭素濃度低下領域270Aを形成し、層間絶縁膜270上にさらに保護膜280を形成する。
図25に示すように、保護膜280上にフォトレジスト材を塗布した後、露光及び現像を行うことにより、下層の配線230に対応するパターンを有するマスク材290を形成する。
図26に示すように、マスク材290をマスクとして用いる共に、拡散防止膜240をエッチングストッパとして、層間絶縁膜250及び270並びに保護膜260及び280にエッチングを行うことにより、ビアホール(接続孔)300を形成する。その後、このマスク材290を酸化して除去するアッシングを行う。
図27に示すように、さらに保護膜280上にフォトレジスト材を塗布した後、露光及び現像を行うことにより、ビアホール300に対応するパターンを有するマスク材310を形成する。
図28に示すように、マスク材310をマスクとして保護膜280にエッチングを行い、さらに保護膜260をエッチングストッパとして、層間絶縁膜270にエッチングを行った後、続いて保護膜260にエッチングを行うことにより、配線溝320を形成する。この場合、層間絶縁膜250上に、当該層間絶縁膜250より密度の高い保護膜260を形成すれば、エッチングを終了させる位置を正確に制御することができる。
図29に示すように、マスク材310を酸化して除去するアッシングを行った後、拡散防止膜240を開口するためのエッチングを行うことにより、下層の配線230の上面の一部を露出する。
図30に示すように、層間絶縁膜270及び保護膜280の界面と、層間絶縁膜250及び保護膜260の界面とに、配線溝320及びビアホール300の内部表面から、炭素(C)を含むガス、液体などを供給する処理を行うことにより、層間絶縁膜270のうち、保護膜280との界面付近(炭素濃度低下領域270A)における炭素濃度を上昇させると共に、層間絶縁膜250のうち、保護膜260との界面付近(炭素濃度低下領域250A)における炭素濃度を上昇させる。
これにより、層間絶縁膜50の疎水的性質を維持して、層間絶縁膜50がOHや水分(HO)を吸着することを抑制することができる。その結果、実効比誘電率の上昇や、層間絶縁膜250及び270中に残留したプロセスガスが、プロセス中に脱離することによって引き起こされる膜のはがれや、金属の腐食などを抑制することができ、よって歩留まりを向上させることができる。
炭素(C)を供給する方法としては、第1の実施の形態と同様に、化学反応による方法と、疎水性材料の浸透及び充填による方法とがあり、これらの方法による温度や圧力などの条件についても、第1の実施の形態と同様である。
図31に示すように、ビアホール300及び配線溝320を埋め込むように、層間絶縁膜250及び270並びに保護膜260及び280の全面に、バリアメタル膜(図示せず)と、めっき処理のシード層となるシード銅膜(図示せず)とを、スパッタリング法によって順次形成した後、銅(Cu)を主成分とした膜をめっき法によって全面に形成することにより、銅膜(図示せず)を形成する。
そして、所定の熱処理(アニール)を行った後、バリアメタル膜及び銅膜をCMP法によって研磨することにより、プラグ330及び配線340を形成する。
図32に示すように、保護膜280及び配線340の上面に、拡散防止膜350を形成する。この拡散防止膜350は、配線340から銅(Cu)が拡散することを防止すると共に、エッチングストッパとしての役割を果たす。
なお、本実施の形態では、プラグ330及び配線340を形成する前に、ビアホール300及び配線溝320の内部表面から、層間絶縁膜270及び保護膜280の界面と、層間絶縁膜250及び保護膜260の界面とに、炭素(C)を供給したが、第2の実施の形態のように、プラグ300及び配線340を形成した後、保護膜280を介して、層間絶縁膜270及び保護膜280の界面に炭素(C)を供給すると共に、保護膜280、層間絶縁膜270及び保護膜260を順次介して、層間絶縁膜250及び保護膜260の界面に炭素(C)を供給しても良い。
また、第3の実施の形態のように、プラグ300及び配線340を形成する際、保護膜280を除去し、層間絶縁膜270の上面を露出させた上で、層間絶縁膜270の表面に炭素(C)を供給すると共に、層間絶縁膜270及び保護膜260を順次介して、層間絶縁膜250及び保護膜260の界面に炭素(C)を供給した後、層間絶縁膜270及び配線320の上面に、拡散防止膜350を形成しても良い。
また、第4の実施の形態のように、プラグ300及び配線340並びに拡散防止膜350を形成した後、拡散防止膜350及び保護膜280を介して、層間絶縁膜270及び保護膜280の界面に炭素(C)を供給すると共に、拡散防止膜350,保護膜280、層間絶縁膜270及び保護膜260を順次介して、層間絶縁膜250及び保護膜260の界面に炭素(C)を供給しても良い。
(6)第6の実施の形態
図33〜図39に、本発明の第6の実施の形態による半導体装置の製造方法を示す。まず図33に示すように、図示しない半導体素子が形成された半導体基板上に、層間絶縁膜400と、例えばタングステンプラグなどのプラグ410を形成する。
図34に示すように、層間絶縁膜400及びプラグ410上に、層間絶縁膜420を形成する。そして、後に層間絶縁膜420上に形成される保護膜との密着性を確保するため、層間絶縁膜420に対して、当該層間絶縁膜420の表面付近における炭素濃度を低下させる処理を行うことにより、層間絶縁膜420の表面付近に炭素濃度低下領域420Aを形成する。
次に、プラズマCVD法を用いて、層間絶縁膜420上に、当該層間絶縁膜420を保護するための保護膜430を形成する。
図35に示すように、保護膜430上にフォトレジスト材を塗布した後、露光及び現像を行うことにより、所定のパターンを有するマスク材440を形成する。
図36に示すように、マスク材440をマスクとして、保護膜430及び層間絶縁膜420にエッチングを行うことにより、配線溝450A及び450Bを形成する。
図37に示すように、マスク材440を酸化して除去するアッシングを行った後、層間絶縁膜420と保護膜430の界面に、配線溝450A及び450Bの内部表面から、炭素(C)を含むガス、液体などを供給する処理を行うことにより、層間絶縁膜420のうち、保護膜430との界面付近(炭素濃度低下領域420A)における炭素濃度を上昇させる。
これにより、層間絶縁膜50の疎水的性質を維持して、層間絶縁膜50がOHや水分(HO)を吸着することを抑制することができる。その結果、実効比誘電率の上昇や、層間絶縁膜420中に残留したプロセスガスが、プロセス中に脱離することによって引き起こされる膜のはがれや、金属の腐食などを抑制することができ、よって歩留まりを向上させることができる。
炭素(C)を供給する方法としては、第1の実施の形態と同様に、化学反応による方法と、疎水性材料の浸透及び充填による方法とがあり、これらの方法による温度や圧力などの条件についても、第1の実施の形態と同様である。
図38に示すように、配線溝450A及び450Bを埋め込むように、層間絶縁膜400及び420並びに保護膜430の全面に、バリアメタル膜(図示せず)と、めっき処理のシード層となるシード銅膜(図示せず)とを、スパッタリング法によって順次形成した後、銅(Cu)を主成分とした膜をめっき法によって全面に形成することにより、銅膜(図示せず)を形成する。
そして、所定の熱処理(アニール)を行った後、バリアメタル膜及び銅膜をCMP法によって研磨することにより、配線460A及び460Bを形成する。
図39に示すように、保護膜430並びに配線460Aおよび460Bの上面に、拡散防止膜470を形成する。この拡散防止膜470は、配線460A及び460Bから銅(Cu)が拡散することを防止すると共に、エッチングストッパとしての役割を果たす。
なお、本実施の形態では、配線460A及び460Bを形成する前に、配線溝450A及び450Bの内部表面から、層間絶縁膜420と保護膜430の界面に、炭素(C)を供給したが、第2の実施の形態のように、配線460A及び460Bを形成した後、保護膜430を介して、層間絶縁膜420と保護膜430の界面に炭素(C)を供給しても良い。
また、第3の実施の形態のように、配線460A及び460Bを形成する際、保護膜430を除去し、層間絶縁膜420の上面を露出させた上で、層間絶縁膜420の表面に炭素(C)を供給しても良い。
また、第4の実施の形態のように、配線460A及び460B並びに拡散防止膜470を形成した後、拡散防止膜470及び保護膜430を介して、層間絶縁膜420と保護膜430の界面に炭素(C)を供給しても良い。
(7)他の実施の形態
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、プラグ110、330及び配線120、340、460の材料として、銅(Cu)を使用したが、例えばアルミニウム(Al)など、他の種々の導電性材料を、層間絶縁膜50、250、270、420及び/又は保護膜60、260、280、430に形成された、ビアホール80、300及び/又は配線溝100、320、450からなる溝に埋め込むことにより、プラグ110、330及び/又は配線120、340、460からなる導電層を形成しても良い。
本発明の第1の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 温度とストレスマイグレーション信頼性試験における不良率との関係を示す説明図である。 化学反応による方法における、界面からの距離と炭素濃度との関係を示す説明図である。 疎水性材料の浸透及び充填による方法における、界面からの距離と炭素濃度との関係を示す説明図である。 本発明の第2の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 本発明の第3の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 本発明の第4の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 本発明の第5の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 本発明の第6の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
符号の説明
10、50、210、250、270、400、420 層間絶縁膜
20、60、220、260、280、430 保護膜
30、120、230、340、460 配線
40、130、240、350、470 拡散防止膜
50A、250A、270A、420A 炭素濃度低下領域
70、90、290、310、440 レジスト材
80、300 ビアホール
100、320、450 配線溝
110、330 プラグ

Claims (4)

  1. 半導体基板の上方に、炭素を含む層間絶縁膜を形成する第1のステップと、
    前記層間絶縁膜の表面付近における炭素濃度を低下させる処理を行う第2のステップと、
    表面付近における炭素濃度が低下した前記層間絶縁膜上に保護膜を形成する第3のステップと、
    前記保護膜の表面から前記層間絶縁膜の底面まで貫通するように、前記層間絶縁膜及び前記保護膜のうち所望の領域を選択的に除去することにより、溝を形成する第4のステップと、
    前記溝内部の表面から前記層間絶縁膜と前記保護膜との界面に、炭素を供給する第5のステップと、
    前記溝に導電性材料を埋め込むことにより、導電層を形成する第6のステップと
    を備えることを特徴とする半導体装置の製造方法。
  2. 半導体基板の上方に、炭素を含む層間絶縁膜を形成する第1のステップと、
    前記層間絶縁膜の表面付近における炭素濃度を低下させる処理を行う第2のステップと、
    表面付近における炭素濃度が低下した前記層間絶縁膜上に保護膜を形成する第3のステップと、
    前記保護膜の表面から前記層間絶縁膜の底面まで貫通するように、前記層間絶縁膜及び前記保護膜のうち所望の領域を選択的に除去することにより、溝を形成する第4のステップと、
    前記溝に導電性材料を埋め込むことにより、導電層を形成する第5のステップと、
    前記保護膜を介して、前記層間絶縁膜と前記保護膜との界面に、炭素を供給する第6のステップと
    を備えることを特徴とする半導体装置の製造方法。
  3. 前記導電層を形成した後、前記保護膜及び前記導電層の上面に、前記導電層から導電性材料が拡散することを防止するための拡散防止膜を形成するステップを前記第5のステップと前記第6のステップとの間にさらに備え、
    前記炭素を供給する前記第6のステップでは、前記拡散防止膜及び前記保護膜を介して、前記層間絶縁膜と前記保護膜の界面に、炭素を供給することを特徴とする請求項2記載の半導体装置の製造方法。
  4. 半導体基板の上方に、炭素を含む層間絶縁膜を形成する第1のステップと、
    前記層間絶縁膜の表面付近における炭素濃度を低下させる処理を行う第2のステップと、
    表面付近における炭素濃度が低下した前記層間絶縁膜上に保護膜を形成する第3のステップと、
    前記保護膜の表面から前記層間絶縁膜の底面まで貫通するように、前記層間絶縁膜及び前記保護膜のうち所望の領域を選択的に除去することにより、溝を形成する第4のステップと、
    前記溝に導電性材料を埋め込むことにより、導電層を形成する際、露出する前記保護膜を除去する第5のステップと、
    前記層間絶縁膜の表面に、炭素を供給する第6のステップと
    を備えることを特徴とする半導体装置の製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007234719A (ja) * 2006-02-28 2007-09-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP5548332B2 (ja) * 2006-08-24 2014-07-16 富士通セミコンダクター株式会社 半導体デバイスの製造方法
US8017522B2 (en) * 2007-01-24 2011-09-13 International Business Machines Corporation Mechanically robust metal/low-κ interconnects
US20090239363A1 (en) * 2008-03-24 2009-09-24 Honeywell International, Inc. Methods for forming doped regions in semiconductor substrates using non-contact printing processes and dopant-comprising inks for forming such doped regions using non-contact printing processes
US8053867B2 (en) * 2008-08-20 2011-11-08 Honeywell International Inc. Phosphorous-comprising dopants and methods for forming phosphorous-doped regions in semiconductor substrates using phosphorous-comprising dopants
US7951696B2 (en) 2008-09-30 2011-05-31 Honeywell International Inc. Methods for simultaneously forming N-type and P-type doped regions using non-contact printing processes
US8518170B2 (en) * 2008-12-29 2013-08-27 Honeywell International Inc. Boron-comprising inks for forming boron-doped regions in semiconductor substrates using non-contact printing processes and methods for fabricating such boron-comprising inks
US8324089B2 (en) 2009-07-23 2012-12-04 Honeywell International Inc. Compositions for forming doped regions in semiconductor substrates, methods for fabricating such compositions, and methods for forming doped regions using such compositions
US8629294B2 (en) 2011-08-25 2014-01-14 Honeywell International Inc. Borate esters, boron-comprising dopants, and methods of fabricating boron-comprising dopants
US9165822B2 (en) * 2013-03-11 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of forming same
US9460997B2 (en) * 2013-12-31 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices
US9859154B2 (en) * 2016-03-11 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnect structure of semiconductor device
US11978668B2 (en) 2021-09-09 2024-05-07 Samsung Electronics Co., Ltd. Integrated circuit devices including a via and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203899A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 銅相互接続構造の形成方法
JP2002353308A (ja) * 2001-05-28 2002-12-06 Toshiba Corp 半導体装置及びその製造方法
JP2003017561A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2004146682A (ja) * 2002-10-25 2004-05-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872422A (en) * 1995-12-20 1999-02-16 Advanced Technology Materials, Inc. Carbon fiber-based field emission devices
US6583047B2 (en) * 2000-12-26 2003-06-24 Honeywell International, Inc. Method for eliminating reaction between photoresist and OSG
US6790770B2 (en) * 2001-11-08 2004-09-14 Taiwan Semiconductor Manufacturing Co., Ltd Method for preventing photoresist poisoning
JP3781729B2 (ja) * 2003-02-26 2006-05-31 富士通株式会社 半導体装置の製造方法
JP2005197606A (ja) * 2004-01-09 2005-07-21 Toshiba Corp 半導体装置およびその製造方法
US7598176B2 (en) * 2004-09-23 2009-10-06 Taiwan Semiconductor Manufacturing Co. Ltd. Method for photoresist stripping and treatment of low-k dielectric material

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203899A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 銅相互接続構造の形成方法
JP2002353308A (ja) * 2001-05-28 2002-12-06 Toshiba Corp 半導体装置及びその製造方法
JP2003017561A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2004146682A (ja) * 2002-10-25 2004-05-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

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