JP5200436B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
そのため、アルミニウムの次世代材料として、エレクトロマイグレーションに強く、比抵抗がアルミニウムより小さな銅を利用する試みが進められている。
なお、ここでは、デュアル・ダマシン工程のみを説明する。
まず、シリコン基板に素子を形成したのち、素子に接続するWプラグを形成し、次いで、プラズマCVD法を用いてSiOCを堆積させたのち、Wプラグを露出するように配線用トレンチを形成し、次いで、バリア膜を介してCuを埋め込み、CMP法によって不要部を除去することによって下層埋込配線61を形成する。
次いで、異方性エッチングを施すことによって、無孔質絶縁膜72をビアホール71及び配線用トレンチ70の側壁部のみに残存させることによって、無孔質保護絶縁膜73を形成する。
図1参照
上記課題を解決するために、本発明は、半導体装置の製造方法において、半導体基板上に空孔を含有する第1絶縁膜3を少なくとも一部に有する層間絶縁膜2を堆積する工程と、前記層間絶縁膜2上にメタルハードマスクを設ける工程と、前記メタルハードマスクに開口部を形成し、前記層間絶縁膜2に凹部4を形成する工程と、前記第1絶縁膜3を構成する材料とは異種の第2絶縁膜5を150nm〜500nmの波長の光を照射しながら前記メタルハードマスク上及び前記凹部4内に堆積させる工程と、前記凹部4内に導電体材料を埋め込む工程とを有することを特徴とする。
なお、初期誘電率が2.5未満の絶縁膜を無孔質で構成することは困難であり、一方、初期誘電率が4.5を超えるとLow−k膜を採用する意味が薄れる。
また、密度が1.5未満の絶縁膜を無孔質で構成することは困難であり、一方、密度が2.5を超えるとLow−k膜とは言えなくなる。
図2参照
図2は、無孔質絶縁膜の成膜装置の概念的構成図であり、成膜装置10は、排気口12を備えたチャンバー11、チャンバー11内に収容されたウェーハ14を載置するチラー式温調装置を備えたステージ13、無孔質絶縁膜の成膜に必要なブリカーサ17を放出する例えば、石英製のノズル16を中心部に備えたヘッド15、ヘッド15の凹部に収容された光源ランプ18、光源ランプ18を覆う石英カバー19から構成される。
図3参照
まず、シリコン基板に素子を形成したのち、素子に接続するWプラグを形成し、次いで、プラズマCVD法を用いてSiOCを堆積させたのち、Wプラグを露出するように配線用トレンチを形成し、次いで、バリア膜を介してCuを埋め込み、CMP法によって不要部を除去することによって下層埋込配線21を形成する。
なお、この場合のp−MSQ膜23における空孔の含有堆積比率は20〜50%、例えば、30%であり、空孔の含有堆積比率は予め混合されるナノクラスタ成分の含有量やアルキルを主成分とするテンプレートの含有量によって制御するものであり、それによって、比誘電率が規定される。
但し、テンプレート含有タイプのp−MSQは成膜後にテンプレートを抜く工程が別に必要になる。
このように堆積したSiC膜22/p−MSQ膜23/SiOC膜24からなる第1層間絶縁膜全体の実効的な比誘電率は2.5〜3.0程度となっている。
なお、ここで、第1エッチングストッパー層となるSiC膜22はエッチングしないままにする。
この場合、SiC膜22上にはそれ以下の膜厚が、SiOC膜24上にはそれ以上の膜厚の第1無孔質絶縁膜28が堆積する。
なお、この場合の紫外線29の照射エネルギー密度は、例えば、500mJ/cm2とする。
なお、この時、第1無孔質保護絶縁膜30の膜厚は2nm程度となる。
次いで、バリア材料として厚さが、例えば、15nmのTaN膜31と、厚さが、例えば、50nmのCuシード(図示は省略)をスパッタ(PVD)法で堆積し、更に、配線材料として、メッキ法を用いて膜厚が300nm〜500nmのCu膜32を成膜する。
なお、図においては、CuシードとCu膜32を合わせてCu膜32として図示している。
この時、SiOC膜24が研磨ストッパーとなる。
このように堆積したSiC膜35/p−MSQ膜36/SiOC膜37からなる第2層間絶縁膜全体の実効的な比誘電率は2〜2.5程度となっている。
次いで、トレンチ用の開口パターン39を有するレジストマスク38をエッチングマスクにして、SiOC膜37及びp−MSQ膜36をRIEで順次ドライエッチングして幅寸法が例えば、100nmのトレンチ40を側壁テーパ角度が90〜120°、例えば、95°になるよう形成する。
なお、ここでも、第2エッチングストッパー層となるSiC35はエッチングしないままとする。
但し、この場合には、トレンチ40の側壁部における膜厚が例えば、5nmとなるように成膜時間をコントロールする。
次いで、再び、フッ素化合物ガスと窒素ガスからなる混合ガスを用いた高異方性のRIEによる異方性エッチングを施すことによって、SiC膜35及びSiOC膜37の主表面上に堆積した第2無孔質絶縁膜41を除去して、トレンチ40の側壁部にのみ第2無孔質保護絶縁膜42を形成するとともに、SiC膜35の露出部も除去してトレンチ40をビアプラグ34に達するように貫通させる。
なお、この時、第2無孔質保護絶縁膜42の膜厚は4nm程度となる。
なお、図においては、CuシードとCu膜44を合わせてCu膜44として図示している。
この時、SiOC膜37が研磨ストッパーとなる。
まず、シリコン基板に素子を形成したのち、素子に接続するWプラグを形成し、次いで、プラズマCVD法を用いてSiOCを堆積させたのち、Wプラグを露出するように配線用トレンチを形成し、次いで、バリア膜を介してCuを埋め込み、CMP法によって不要部を除去することによって下層埋込配線21を形成する。
この時、SiOC膜24上に設けたTa膜47も同時に研磨除去する。
次いで、再び、SiC膜35/p−MSQ膜36/SiOC膜37からなる第2層間絶縁膜を形成したのち、その上に、再び、メタルハードマスクとなる厚さが、例えば、5nmのTa膜48を堆積させる。
この時、Ta膜48を同時に研磨除去する。
図9参照
まず、シリコン基板に素子を形成したのち、素子に接続するWプラグを形成し、次いで、プラズマCVD法を用いてSiOCを堆積させたのち、Wプラグを露出するように配線用トレンチを形成し、次いで、バリア膜を介してAl−Cu合金を埋め込み、CMP法によって不要部を除去することによって下層埋込配線21を形成する。
なお、この場合のp−MSQ膜49における空孔の含有堆積比率は、例えば、50%である。
なお、この場合のp−MSQ膜51における空孔の含有堆積比率も、例えば、50%である。
このように堆積したSiC膜22/p−MSQ膜49/SiOC膜50/p−MSQ膜51/SiOC膜24からなる層間絶縁膜全体の実効的な比誘電率は2〜2.5程度となっている。
次いで、SiO2膜52をマスクとしてハイドロフルオロカーボン系のフッ素化合物ガスを用いたRIEを施すことによりSiOC膜24をエッチングして、トレンチパターンをSiOC膜24に転写すると同時に、SiOC膜50もエッチングして、ビアパターンを転写する。
なお、ここでも、SiC膜22はエッチングしないままとする。
この場合、SiC膜22上にはそれ以下の膜厚が、SiO2膜52上にはそれ以上の膜厚の無孔質絶縁膜55が堆積する。
次いで、フッ素化合物ガスと窒素ガスからなる混合ガスを用いた高異方性のRIEによる異方性エッチングを施すことによって、SiC膜22、SiOC膜50、及び、SiO2膜52の主表面上に堆積した無孔質絶縁膜55を除去して、ビアホール27及びトレンチ40の側壁部にのみ無孔質保護絶縁膜56を形成するとともに、SiC膜22の露出部も除去してビアホール27を下層埋込配線21に達するように貫通させる。
なお、この時、無孔質保護絶縁膜56の膜厚は5nm程度となる。
なお、図においては、CuシードとCu膜58を合わせてCu膜58として図示している。
この時、SiO2膜52も同時に研磨除去する。
また、有機高分子を主骨格とした絶縁膜には、有機ポリマーで成るSiLK(登録商標)がある。
再び、図1参照
(付記1) 半導体基板上に空孔を含有する第1絶縁膜3を少なくとも一部に有する層間絶縁膜2を堆積する工程と、前記層間絶縁膜2上にメタルハードマスクを設ける工程と、前記メタルハードマスクに開口部を形成し、前記層間絶縁膜2に凹部を形成する工程と、前記第1絶縁膜3を構成する材料とは異種の第2絶縁膜5を150nm〜500nmの波長の光6を照射しながら前記メタルハードマスク上及び前記凹部4内に堆積させる工程と、前記凹部4内に導電体材料を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
(付記2)前記導電体材料を埋め込む工程の前に、前記層間絶縁膜2上の前記第2絶縁膜5をエッチングにより除去する工程と、前記導電体材料を埋め込む工程の後に、前記層間絶縁膜2上の前記メタルハードマスク及び前記導電体材料を研磨により除去する工程とを有することを特徴とする付記1に記載の半導体装置の製造方法。
(付記3) 前記第2絶縁膜5を形成する工程において照射する光6が複数の波長の光からなることを特徴とする付記1または付記2に記載の半導体装置の製造方法。
(付記4) 前記層間絶縁膜2が、前記半導体基板上に形成されたエッチングストッパー膜8と、前記エッチングストッパー膜8上に形成された前記第1絶縁膜3と、前記第1絶縁膜3上に形成されたエッチングマスク膜とを有することを特徴とする付記1乃至付記3のいずれか1に記載の半導体装置の製造方法。
(付記5) 前記層間絶縁膜2が、前記半導体基板上に形成された第1エッチングストッパー膜と、前記第1エッチングストッパー膜上に形成された前記第1絶縁膜3と、前記第1絶縁膜3上に形成された第2エッチングストッパー膜と、前記第2エッチングストッパー膜上に形成された空孔を有する第3絶縁膜と、前記第3絶縁膜上に形成された前記エッチングマスク膜とを有することを特徴とする付記1乃至付記3のいずれか1に記載の半導体装置の製造方法。
(付記6) 前記第2絶縁膜5がSiOCからなるとともに、初期誘電率が2.5〜4.5、密度が1.5〜2.5g/cm3であることを特徴とする付記1乃至付記5のいずれか1に記載の半導体装置の製造方法。
(付記7) 前記第2絶縁膜5の膜厚が0.5〜5nmであることを特徴とする付記1乃至付記6のいずれか1に記載の半導体装置の製造方法。
(付記8) 前記第1絶縁膜3における空孔の含有堆積比率が30〜50%であることを特徴とする付記1乃至付記7のいずれか1に記載の半導体装置の製造方法。
2 層間絶縁膜
3 第1絶縁膜
4 凹部
5 第2絶縁膜
6 光
7 導体
8 エッチングストッパー膜
10 成膜装置
11 チャンバー
12 排気口
13 ステージ
14 ウェーハ
15 ヘッド
16 ノズル
17 ブリカーサ
18 光源ランプ
19 石英カバー
21 下層埋込配線
22 SiC膜
23 p−MSQ膜
24 SiOC膜
25 レジストマスク
26 開口パターン
27 ビアホール
28 第1無孔質絶縁膜
29 紫外線
30 第1無孔質保護絶縁膜
31 TaN膜
32 Cu膜
33 第1バリア層
34 ビアプラグ
35 SiC膜
36 p−MSQ膜
37 SiOC膜
38 レジストマスク
39 開口パターン
40 トレンチ
41 第2無孔質絶縁膜
42 第2無孔質保護絶縁膜
43 TaN膜
44 Cu膜
45 第2バリア層
46 上層埋込配線
47,48 Ta膜
49 p−MSQ膜
50 SiOC膜
51 p−MSQ膜
52 SiO2膜
53,54 開口部
55 無孔質絶縁膜
56 無孔質保護絶縁膜
57 TaN膜
58 Cu膜
59 バリア層
60 上層配線
61 下層埋込配線
62 SiCN膜
63 ビア形成用絶縁膜
64 SiCN膜
65 トレンチ用絶縁膜
66 SiCN膜
67 レジストパターン
68 凹部
69 レジストパターン
70 配線用トレンチ
71 ビアホール
72 無孔質絶縁膜
73 無孔質保護絶縁膜
74 バリア膜
75 Cuメッキ膜
76 埋込導体
77 Cuビアプラグ
78 Cu上層埋込配線
Claims (4)
- 半導体基板上に空孔を含有する第1絶縁膜を少なくとも一部に有する層間絶縁膜を堆積する工程と、
前記層間絶縁膜上にメタルハードマスクを設ける工程と、
前記メタルハードマスクに開口部を形成し、前記層間絶縁膜に凹部を形成する工程と、
前記第1絶縁膜を構成する材料とは異種の第2絶縁膜を150nm〜500nmの波長の光を照射しながら前記メタルハードマスク上及び前記凹部内に堆積させる工程と、
前記凹部内に導電体材料を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。 - 前記導電体材料を埋め込む工程の前に、前記層間絶縁膜上の前記第2絶縁膜をエッチングにより除去する工程と、
前記導電体材料を埋め込む工程の後に、前記層間絶縁膜上の前記メタルハードマスク及び前記導電体材料を研磨により除去する工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記層間絶縁膜が、
前記半導体基板上に形成されたエッチングストッパー膜と、
前記エッチングストッパー膜上に形成された前記第1絶縁膜と、
前記第1絶縁膜上に形成されたエッチングマスク膜と
を有することを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。 - 前記層間絶縁膜が、
前記半導体基板上に形成された第1エッチングストッパー膜と、
前記第1エッチングストッパー膜上に形成された前記第1絶縁膜と、
前記第1絶縁膜上に形成された第2エッチングストッパー膜と、
前記第2エッチングストッパー膜上に形成された空孔を有する第3絶縁膜と、
前記第3絶縁膜上に形成されたエッチングマスク膜と
を有することを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
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