KR100615088B1 - 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는방법 - Google Patents
이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는방법 Download PDFInfo
- Publication number
- KR100615088B1 KR100615088B1 KR1020040052056A KR20040052056A KR100615088B1 KR 100615088 B1 KR100615088 B1 KR 100615088B1 KR 1020040052056 A KR1020040052056 A KR 1020040052056A KR 20040052056 A KR20040052056 A KR 20040052056A KR 100615088 B1 KR100615088 B1 KR 100615088B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- interlayer insulating
- sacrificial
- film
- via hole
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 108
- 230000009977 dual effect Effects 0.000 title abstract description 7
- 239000010410 layer Substances 0.000 claims abstract description 374
- 239000011229 interlayer Substances 0.000 claims abstract description 119
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000001039 wet etching Methods 0.000 claims abstract description 30
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 10
- 239000007789 gas Substances 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 23
- 238000009832 plasma treatment Methods 0.000 claims description 23
- 239000001257 hydrogen Substances 0.000 claims description 15
- 229910052739 hydrogen Inorganic materials 0.000 claims description 15
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 14
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 14
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 14
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 11
- 150000002431 hydrogen Chemical class 0.000 claims description 11
- 229910020177 SiOF Inorganic materials 0.000 claims description 8
- 229910021529 ammonia Inorganic materials 0.000 claims description 7
- 229910052786 argon Inorganic materials 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 239000001307 helium Substances 0.000 claims description 7
- 229910052734 helium Inorganic materials 0.000 claims description 7
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- 125000005375 organosiloxane group Chemical group 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 238000004528 spin coating Methods 0.000 claims description 7
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 4
- 229910052751 metal Inorganic materials 0.000 description 33
- 239000002184 metal Substances 0.000 description 33
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 17
- 239000010949 copper Substances 0.000 description 17
- 230000007547 defect Effects 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- UVHZJVYKWAIKLG-UHFFFAOYSA-N benzene cyclobutene Chemical compound C1=CCC1.C1=CC=CC=C1 UVHZJVYKWAIKLG-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 239000011800 void material Substances 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는 방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 구비한다. 상기 하부배선을 갖는 반도체기판 상에 식각저지막, 단일 저유전막(a single low-k dielectric layer)인 층간절연막 및 제 1 희생막을 차례로 형성한다. 이어, 상기 제 1 희생막 및 층간절연막을 차례로 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성한다. 상기 예비비아홀을 갖는 반도체기판 상에 상기 예비비아홀을 매립하는 제 2 희생막을 형성한다. 상기 제 2 희생막, 상기 제 1 희생막 및 상기 층간절연막을 차례로 패터닝하여 상기 예비비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성한다. 상기 트렌치 영역 형성 후 잔류하는 상기 제 1 및 제 2 희생막을 습식식각에 의해 동시에 제거하여 상기 예비비아홀 저면의 식각저지막을 노출시킨다. 상기 노출된 식각저지막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성한다.
이중 다마신(dual damascene), 희생막, 비아홀(via hole), 얇은 캐핑산화막
Description
도 1a 내지 도 1f는 종래기술에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시예들에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 공정 순서도(process flow chart)이다.
도 3a 내지 도 3f는 본 발명의 실시예들에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예들에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 또 다른 실시예들에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 공정 순서도(process flow chart)이다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예들에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라, RC 지연(RC delay) 및 EM (electro-migration) 등의 문제로 반도체 소자의 성능과 신뢰성을 결정하는 공정으로서 금속 배선 공정의 중요성이 커지고 있다. 이러한 문제에 대한 해결 방안으로서 구리 배선 및 저유전막이 반도체 장치에 적용되고 있고, 구리 배선을 형성하기 위해 다마신 공정이 사용되고 있다.
상기 다마신 공정은 하부 금속배선과 전기적으로 접속되는 상부 금속배선을 형성하는 데 널리 사용된다. 이 경우에, 상기 상부 금속배선은 금속 층간절연막 내에 형성되는 비아홀 및 트렌치 영역을 채운다. 상기 비아홀은 상기 하부 금속배선의 소정영역을 노출시키도록 형성되고, 상기 트렌치는 상기 비아홀의 상부를 가로지르는 라인 형태의 그루브를 갖도록 형성된다. 따라서, 상기 비아홀 및 상기 트렌치는 서로 분리된 2회의 식각 공정들을 사용하여 형성된다. 이러한 다마신 공정은 이중 다마신 공정(dual damascene process)이라 불리 운다.
도 1a 내지 도 1f는 종래기술에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(5) 상에 하부절연막(10)을 형성한다. 상기 하부절연막(10) 내에 통상의 다마신 기술을 사용하여 하부배선(12)을 형성한다. 상기 하부배선(12)은 구리막 또는 텅스텐막으로 형성될 수 있다.
상기 하부배선(12)을 갖는 반도체기판 상에 식각저지막(15) 및 층간절연막 (17)을 차례로 형성한다. 상기 식각저지막(15)은 실리콘 질화막으로 형성한다. 상기 층간절연막(17)은 반도체소자의 동작속도를 향상시키고, 상기 층간절연막(17) 내에 계면이 형성되는 것을 방지하기 위하여 단일 저유전막(a single low-k dielectric layer)으로 형성한다. 상기 단일 저유전막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막 또는 SiOF막으로 형성할 수 있다. 상기 층간절연막(17)은 이후 공정으로부터 손상을 받아 저유전막 특성이 저하될 수 있다. 따라서, 상기 층간절연막(17)의 특성을 보호하기 위해 상기 층간절연막(17) 상에 캐핑산화막(20)을 형성한다. 상기 캐핑산화막(20)은 TEOS(tetra ethyl orthosilicate)막 또는 USG(undoped silicate glass)막으로 형성할 수 있다. 그러나, 상기 캐핑산화막(20)은 산소가스 분위기에서 형성되는데, 이때 저유전막인 상기 층간절연막(17)의 표면에 손상을 입어 계면막(17a)이 동시에 형성된다. 만약 상기 층간절연막(17)을 SiOC로 형성한다면, 상기 캐핑산화막(20)을 형성할 때 산소가스가 SiOC의 C와 반응하여 CO2가스를 발생시킨다. 이에 따라, 치밀하지 못한 상기 계면막(17a)이 형성된다.
상기 캐핑산화막(20), 계면막(17a) 및 층간절연막(17)을 차례로 패터닝하여 상기 하부배선(12) 상부의 상기 식각저지막(15)을 노출시키는 예비비아홀(25)을 형성한다.
도 1b를 참조하면, 상기 예비비아홀(25)을 갖는 반도체기판 상에 상기 예비비아홀(25)을 매립하는 희생막(30)을 형성한다. 상기 희생막(30)은 상기 층간절연 막(17)에 대하여 습식식각 선택비를 갖는 막으로 형성한다. 상기 희생막(30)은 이후 공정에서 상기 예비비아홀(25)의 프로파일의 변형을 방지하기 위해 형성한다.
도 1c를 참조하면, 상기 희생막(30), 캐핑산화막(20), 계면막(17a) 및 상기 층간절연막(17)을 사진 및 식각 공정으로 차례로 패터닝하여 상기 예비비아홀(25) 상부를 가로지르며, 상기 층간절연막(17) 내에 위치하는 트렌치 영역(35)을 형성한다. 이때, 상기 예비비아홀(25) 내에 희생막(30a)이 잔존하게 된다.
도 1d를 참조하면, 상기 예비비아홀(25) 내의 상기 희생막(30a) 및 상기 층간절연막(17) 상부의 상기 희생막(30)을 제거한다. 상기 희생막들(30 및 30a)은 습식용액을 사용하여 제거한다. 그 결과, 상기 예비비아홀(25) 저면에 상기 식각저지막(15)이 노출된다. 상기 희생막(30a)은 상기 층간절연막(17)에 대하여 습식식각 선택비를 가지므로, 상기 층간절연막(17)의 표면 식각손상이 방지된다. 그러나, 상기 계면막(17a)의 경우 치밀하지 못한 특성 때문에, 상기 희생막들(30 및 30a)을 습식식각 할 때 같이 식각되게 된다. 그 결과, 상기 캐핑산화막(20) 아래로 언더컷 불량(A)이 발생하게 된다. 또한 상기 언더컷 불량 현상이 심할 경우 상기 계면막(17a)이 모두 식각되어 상기 캐핑산화막(20)이 떨어져나간 영역(B)이 발생할 수 도 있다.
도 1e를 참조하면, 상기 예비비아홀(25) 저면에 노출된 상기 식각저지막(15)을 제거하여 상기 하부배선(12)을 노출시키는 최종비아홀(25a)을 형성한다. 상기 식각저지막(15)은 건식식각을 이용하여 제거한다. 상기 식각저지막(15)이 식각되는 동안 상기 층간절연막(17)이 일부 식각될 수 도 있다. 특히, 상기 언더컷 불량(A) 이 발생한 영역 아래쪽으로 일부 식각이 진행되어 더 넓어진 언더컷 불량(A1)이 발생할 수 있다.
도 1f를 참조하면, 상기 최종비아홀(25a)을 갖는 반도체기판 상에 상부금속막을 형성한다. 상기 상부금속막은 확산방지금속막(barrier metal layer; 40) 및 금속막(45)을 차례로 적층시키어 형성할 수 있다. 상기 확산방지금속막(40)은 탄탈륨 질화막(TaN) 또는 타이타늄 질화막(TiN)으로 형성할 수 있으며, 상기 금속막(45)은 구리막으로 형성할 수 있다. 상기 금속막(45)은 상기 확산장벽금속막(40) 상에 스퍼터 방법을 이용하여 구리씨드막(Cu seed layer; 42)을 먼저 형성한 후, 상기 구리씨드막(42)을 이용하여 플레이팅(plating) 법으로 형성한다. 그러나, 상기 구리씨드막(42)은 스퍼터 방법을 이용하기 때문에 상기 더 넓어진 언더컷 불량(A1) 부분은 상기 구리씨드막(42)이 형성되지 못한다. 따라서, 이후 플레이팅법으로 금속막(45)을 형성할 경우, 상기 구리씨드막(42)이 형성되지 못한 상기 더 넓어진 언더컷 불량(A1) 부분에 의해 보이드 불량(C)이 발생할 수 있다. 상기 보이드 불량(C)에 의해 콘택 구조체의 저항이 증가되게 된다.
따라서, 상기 언더컷 불량(A1) 및 상기 보이드 불량(C)등을 방지할 수 있는 비아콘택 구조체 형성방법에 대한 연구가 요구되고 있다.
본 발명의 목적은, 보이드가 없는 금속매립을 위한 비아홀 및 트렌치 영역의 안정된 측벽 프로파일을 확보할 수 있는 비아콘택 구조체 형성방법을 제공하는 데 있다.
본 발명의 실시예들은 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는 방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 형성하는 것을 포함한다. 상기 하부배선을 갖는 반도체기판 상에 식각저지막, 단일 저유전막(a single low-k dielectric layer)인 층간절연막 및 제 1 희생막을 차례로 형성한다. 이어, 상기 제 1 희생막 및 층간절연막을 차례로 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성한다. 상기 예비비아홀을 갖는 반도체기판 상에 상기 예비비아홀을 매립하는 제 2 희생막을 형성한다. 상기 제 2 희생막, 상기 제 1 희생막 및 상기 층간절연막을 차례로 패터닝하여 상기 예비비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성한다. 상기 트렌치 영역 형성 후 잔류하는 상기 제 1 및 제 2 희생막을 습식식각에 의해 동시에 제거하여 상기 예비비아홀 저면의 식각저지막을 노출시킨다. 상기 노출된 식각저지막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성한다.
상기 예비비아홀을 형성한 후, 상기 제 1 희생막을 제거하는 것을 더 포함할 수 있다.
상기 단일 저유전막은 SiOC막, SiOCH막 및 SiOF막으로 이루어진 일군으로부터 선택된 어느 하나의 막으로 형성될 수 있다.
상기 제 1 및 제 2 희생막은 동일한 물질막으로 형성하는 것이 바람직하다.
상기 제 1 및 제 2 희생막은 상기 층간절연막에 대하여 습식식각 선택비를 갖는 물질막으로 형성할 수 있다.
상기 제 1 및 제 2 희생막은 상기 층간절연막에 비해 빠른 건식식각률을 갖는 물질막으로 형성하는 것이 바람직하다.
상기 제 1 및 제 2 희생막은 수소가 함유된 산화막(hydro-silses-quioxane layer; HSQ layer) 또는 유기실록산으로 형성할 수 있다. 상기 제 1 및 제 2 희생막은 스핀 코팅방식을 사용하여 형성할 수 있다.
상기 제 1 희생막 또는 상기 제 2 희생막을 형성하기 전 또는 후에 플라즈마 처리를 할 수 있다. 상기 플라즈마 처리는 산소, 질소, 암모니아, 수소, 헬륨 및 아르곤 가스로 이루어진 일군으로부터 선택된 어느 하나의 가스 또는 적어도 두 가지의 혼합 가스 분위기에서 행해지는 것이 바람직하다.
상기 습식식각 시 불산을 함유한 용액을 사용하는 것이 바람직하다.
상기 제 1 희생막은 10 내지 300 nm의 두께로 형성될 수 있다.
상기 제 2 희생막은 상기 층간절연막 상부에서 50 내지 400 nm의 두께를 갖도록 형성될 수 있다.
본 발명의 다른 실시예들은 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는 방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 형성하는 것을 포함한다. 상기 하부배선을 갖는 반도체기판 상에 식각저지막, 층간절연막 및 10 내지 50nm의 두께를 갖는 캐핑산화막(capping oxide layer)을 차례로 형성한다. 이어, 상기 캐핑산화막 및 층간절연막을 차례로 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성한다. 상기 예비비아홀을 갖는 반도 체기판 상에 상기 예비비아홀을 매립하는 희생막을 형성한다. 상기 희생막, 상기 캐핑산화막 및 상기 층간절연막을 차례로 패터닝하여 상기 예비비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성한다. 상기 트렌치 영역 형성 후 잔류하는 상기 캐핑산화막 및 상기 희생막을 습식식각에 의해 동시에 제거하여 상기 예비비아홀 저면의 식각저지막을 노출시킨다. 상기 노출된 식각저지막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성한다.
상기 층간절연막은 단일 저유전막(a single low-k dielectric layer)인 SiOC막, SiOCH막 및 SiOF막으로 이루어진 일군으로부터 선택된 어느 하나의 막으로 형성될 수 있다.
상기 캐핑산화막은 상기 층간절연막에 대하여 습식식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다.
상기 희생막은 상기 층간절연막에 대하여 습식식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다.
상기 희생막은 상기 층간절연막에 비해 빠른 건식식각률을 갖는 물질막으로 형성할 수 있다.
상기 희생막은 수소가 함유된 산화막(hydro-silses-quioxane layer; HSQ layer) 또는 유기실록산 물질막으로 형성할 수 있다. 상기 희생막은 스핀 코팅방식을 사용하여 형성하는 것이 바람직하다.
상기 희생막을 형성하기 전 또는 후에 플라즈마 처리를 할 수 있다. 상기 플라즈마 처리는 산소, 질소, 암모니아, 수소, 헬륨 및 아르곤 가스로 이루어진 일군 으로부터 선택된 어느 하나의 가스 또는 적어도 두 가지의 혼합 가스 분위기에서 행해지는 것이 바람직하다.
상기 습식식각 시 불산을 함유한 용액을 사용하는 것이 바람직하다.
상기 캐핑산화막은 TEOS(tetra ethyl orthosilicate)막으로 형성할 수 있다. 상기 TEOS막은 PECVD(plasma enhanced chemical vapor deposition) 방법에 의해 형성되는 것이 바람직하다.
상기 희생막은 상기 층간절연막 상부에서 50 내지 400 nm의 두께를 갖도록 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예들에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 공정 순서도(process flow chart)이고, 도 3a 내지 도 3f는 본 발명의 실시예들에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3a를 참조하면, 반도체기판(305) 상에 하부절연막(310)을 형성한다. 상기 하부절연막(310) 내에 통상의 다마신 기술을 사용하여 하부배선(312)을 형성한다(도 2의 단계 F1). 상기 하부배선(312)은 구리막 또는 텅스텐막으로 형성될 수 있다.
상기 하부배선(312)을 갖는 반도체기판 상에 식각저지막(315) 및 층간절연막(317)을 차례로 형성한다(도 2의 단계 F2). 상기 식각저지막(315)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 실리콘 탄질화막(SiCN) 및 벤젠고리부틸렌(benzocyclobutene; BCB)으로 이루어진 일군으로부터 선택된 적어도 하나의 막으로 형성할 수 있다. 상기 층간절연막(317)은 반도체소자의 동작속도를 향상시키고, 상기 층간절연막(317) 내에 계면이 형성되는 것을 방지하기 위하여 단일 저유전막(a single low-k dielectric layer)으로 형성하는 것이 바람직하다. 상기 단일 저유전막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막 또는 SiOF막으로 형성할 수 있다.
상기 층간절연막(317)은 이후 공정으로부터 손상을 받아 저유전막 특성이 저하될 수 있다. 따라서, 상기 층간절연막(317)의 특성을 보호하기 위해 상기 층간절연막(317) 상에 제 1 희생막(320)을 형성한다(도 2의 단계 F3). 상기 제 1 희생막(320)은 10 내지 300 nm의 두께로 형성될 수 있다. 상기 제 1 희생막(320)은 상기 층간절연막(317)에 대하여 습식식각 선택비를 갖는 물질막으로 형성할 수 있다. 또한, 상기 제 1 희생막(320)은 상기 층간절연막(317)에 비해 빠른 건식식각률을 갖는 물질막으로 형성하는 것이 바람직하다. 상기 제 1 희생막(320)은 수소가 함유된 산화막(hydro-silses- quioxane layer; HSQ layer) 또는 유기실록산으로 형성할 수 있다. 상기 제 1 희생막(320)은 스핀 코팅방식을 사용하여 형성할 수 있다.
상기 제 1 희생막(320)을 형성하기 전에, 상기 층간절연막(317)을 갖는 반도체기판을 플라즈마 처리를 할 수 있다. 상기 플라즈마 처리는 상기 층간절연막(317)의 표면을 친수성으로 변화시키어 상기 제 1 희생막(320)을 형성할 때 코팅이 잘되게 하기 위해서 실시한다. 또한, 상기 제 1 희생막(320)을 형성한 후, 상기 반도체기판을 플라즈마 처리를 행할 수 도 있다. 이는, 플라즈마 처리를 행함으로써 상기 제 1 희생막(320)을 경화시켜, 이후 진행될 사진 및 식각 공정에서 상기 제 1 희생막(320)이 떨어져 나가는 것을 방지하기 위함이다. 상기 플라즈마 처리는 산소, 질소, 암모니아, 수소, 헬륨 및 아르곤 가스로 이루어진 일군으로부터 선택된 어느 하나의 가스 또는 적어도 두 가지의 혼합 가스 분위기에서 행해질 수 있다.
상기 제 1 희생막(320) 및 층간절연막(317)을 사진 및 식각 공정으로 차례로 패터닝하여 상기 하부배선(312) 상부의 상기 식각저지막(315)을 노출시키는 예비비아홀(325)을 형성한다(도 2의 단계 F4). 상기 제 1 희생막(320)은 상기 층간절연막(317)을 보호하며 또한 상기 예비비아홀(325)의 모서리(corner)를 보호한다.
도 2 및 도 3b를 참조하면, 상기 예비비아홀(325)을 갖는 반도체기판 상에 상기 예비비아홀(325)을 채우는 제 2 희생막(330)을 형성한다(도 2의 단계 F5). 상기 제 2 희생막(330)은 상기 제 1 희생막(320)과 동일한 물질막인 것이 바람직하다. 상기 제 2 희생막(330)은 상기 층간절연막(317) 상부에서 50 내지 400 nm의 두께를 갖도록 형성될 수 있다. 상기 제 2 희생막(330)은 상기 층간절연막(317)에 대하여 습식식각 선택비를 갖는 물질막으로 형성할 수 있다. 또한, 상기 제 2 희생막(330)은 상기 층간절연막(317)에 비해 빠른 건식식각률을 갖는 물질막으로 형성하 는 것이 바람직하다. 상기 제 2 희생막(330)은 수소가 함유된 산화막(hydro-silses-quioxane layer; HSQ layer) 또는 유기실록산으로 형성할 수 있다. 상기 제 2 희생막(330)은 스핀 코팅방식을 사용하여 형성할 수 있다. 이에 따라, 상기 예비비아홀(325)은 상기 제 2 희생막(330)으로 완전히 채워지고, 상기 제 2 희생막(330)은 평평한 상부면(flat surface)을 가질 수 있다.
상기 제 2 희생막(330)을 형성하기 전에, 상기 예비비아홀(325) 갖는 반도체기판을 플라즈마 처리를 할 수 있다. 상기 플라즈마 처리는 상기 예비비아홀(325) 갖는 반도체기판의 표면을 친수성으로 변화시키어 상기 제 2 희생막(330)을 형성할 때 코팅이 잘되게 하기 위해서 실시한다. 또한, 상기 제 2 희생막(330)을 형성한 후, 상기 반도체기판을 플라즈마 처리를 행할 수 도 있다. 이는, 플라즈마 처리를 행함으로써 상기 제 2 희생막(330)을 경화시켜, 이후 진행될 사진 및 식각 공정에서 상기 제 2 희생막(330)이 떨어져 나가는 것을 방지하기 위함이다. 상기 플라즈마 처리는 산소, 질소, 암모니아, 수소, 헬륨 및 아르곤 가스로 이루어진 일군으로부터 선택된 어느 하나의 가스 또는 적어도 두 가지의 혼합 가스 분위기에서 행해질 수 있다.
도 2 및 도 3c를 참조하면, 상기 제 2 희생막(330), 제 1 희생막(320) 및 층간절연막(317)을 사진 및 건식식각 공정으로 차례로 패터닝하여 상기 예비비아홀(325) 상부를 가로지르며, 상기 층간절연막(317) 내에 위치하는 트렌치 영역(335)을 형성한다(도 2의 단계 F6). 상기 층간절연막(317)을 단일 저유전막으로 형성한 경우, 상기 트렌치 영역(335)은 상기 층간절연막(317)을 부분식각(partially etching)함으로써 형성된다.
상기 제 2 희생막(330)은 상기 층간절연막(317)에 비해 빠른 건식식각률을 갖는다. 따라서, 상기 제 2 희생막(330)은 상기 예비비아홀(325) 내에 잔류할 수는 있으나, 상기 트렌치 영역(335) 내에는 잔류하지 않는다. 즉, 상기 예비비아홀(325) 내에 제 2 희생막(330a)이 잔류한다.
도 2 및 도 3d를 참조하면, 상기 예비비아홀(325) 내의 상기 제 2 희생막(330a) 및 상기 층간절연막(317) 상부의 상기 제 1 및 제 2 희생막들(320, 330)을 습식식각을 이용하여 동시에 제거한다(도 2의 단계 F7). 그 결과 상기 예비비아홀(325) 저면의 상기 식각저지막(315)이 노출된다. 상기 습식식각 시 불산을 함유한 용액을 사용하는 것이 바람직하다. 상기 제 1 및 제 2 희생막들(320, 330 및 330a)은 상기 층간절연막(317)에 대하여 습식식각 선택비를 가지므로, 습식식각을 진행하는 동안, 상기 층간절연막(317)의 표면 식각손상이 방지된다.
도 2 및 도 3e를 참조하면, 상기 예비비아홀(325) 저면에 노출된 상기 식각저지막(315)을 제거하여 상기 하부배선(312)을 노출시키는 최종비아홀(325a)을 형성한다.(도 2의 단계 F8). 상기 식각저지막(315)은 건식식각을 이용하여 제거한다. 상기 최종비아홀(325a)을 갖는 반도체기판 상에 상부금속막을 형성한다. 상기 상부금속막은 확산방지금속막(barrier metal layer; 340) 및 금속막(345)을 차례로 적층시키어 형성할 수 있다. 상기 확산방지금속막(340)은 탄탈륨 질화막(TaN) 또는 타이타늄 질화막(TiN)으로 형성할 수 있으며, 상기 금속막(345)은 구리막으로 형성할 수 있다. 상기 금속막(345)은 상기 확산장벽금속막(340) 상에 스퍼터 방법을 이 용하여 구리씨드막(Cu seed layer; 342)을 먼저 형성한 후, CVD법 또는 플레이팅(plating) 법으로 형성할 수 있다. 상기 구리씨드막(342)은 상기 최종비아홀(325a) 및 상기 트렌치 영역(335) 내벽에 균일하게 형성된다. 따라서, 이후 형성되는 상기 금속막(345) 또한 균일하게 형성되어, 상기 최종비아홀(325a) 및 상기 트렌치 영역(335) 내에 보이드가 없는 상부금속막을 형성할 수 있게 된다.
도 2 및 도 3f를 참조하면, 상기 금속막(345), 구리씨드막(342) 및 상기 확산장벽금속막(340)을 평탄화시키어 상기 층간절연막(317)의 상부면을 노출시킨다. 이에 따라, 상기 트렌치 영역(335) 및 상기 최종비아홀(325a) 내부를 채우는 상부배선이 형성된다(도 2의 단계 F9). 상기 상부배선은 평탄화된 확산장벽금속막(340a), 구리씨드막(342a) 및 금속막(345a)으로 구성된다. 상기 평탄화 공정은 화학기계적 연마공정을 사용하여 실시될 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예들에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 도 3a에 설명한 바와 같이, 반도체기판(405) 상에 하부절연막(410)을 형성한다. 상기 하부절연막(410) 내에 통상의 다마신 기술을 사용하여 하부배선(412)을 형성한다. 상기 하부배선(412)은 구리막 또는 텅스텐막으로 형성될 수 있다.
상기 하부배선(412)을 갖는 반도체기판 상에 식각저지막(415) 및 층간절연막(417)을 차례로 형성한다. 상기 식각저지막(415)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 실리콘 탄질화막(SiCN) 및 벤젠고리부틸렌(benzocyclobutene; BCB)으로 이루어진 일군으로부터 선택된 적어도 하나의 막으로 형성할 수 있다. 상기 층간절연막(417)은 반도체소자의 동작속도를 향상시키고, 상기 층간절연막(417) 내에 계면이 형성되는 것을 방지하기 위하여 단일 저유전막(a single low-k dielectric layer)으로 형성하는 것이 바람직하다. 상기 단일 저유전막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막 또는 SiOF막으로 형성할 수 있다.
상기 층간절연막(417)은 이후 공정으로부터 손상을 받아 저유전막 특성이 저하될 수 있다. 따라서, 상기 층간절연막(417)의 특성을 보호하기 위해 상기 층간절연막(417) 상에 제 1 희생막(420)을 형성한다. 상기 제 1 희생막(420)은 10 내지 300 nm의 두께로 형성될 수 있다. 상기 제 1 희생막(420)은 상기 층간절연막(417)에 대하여 습식식각 선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 1 희생막(420)은 수소가 함유된 산화막(hydro-silses-quioxane layer; HSQ layer) 또는 유기실록산으로 형성할 수 있다. 상기 제 1 희생막(420)은 스핀 코팅방식을 사용하여 형성할 수 있다.
상기 제 1 희생막(420)을 형성하기 전에, 상기 층간절연막(417)을 갖는 반도체기판을 플라즈마 처리를 할 수 있다. 상기 플라즈마 처리는 상기 층간절연막(417)의 표면을 친수성으로 변화시키어 상기 제 1 희생막(420)을 형성할 때 코팅이 잘되게 하기 위해서 실시한다. 또한, 상기 제 1 희생막(420)을 형성한 후, 상기 반도체기판을 플라즈마 처리를 행할 수 도 있다. 이는, 플라즈마 처리를 행함으로써 상기 제 1 희생막(420)을 경화시켜, 이후 진행될 사진 및 식각 공정에서 상기 제 1 희생막(420)이 떨어져 나가는 것을 방지하기 위함이다. 상기 플라즈마 처리는 산소, 질소, 암모니아, 수소, 헬륨 및 아르곤 가스로 이루어진 일군으로부터 선택된 어느 하나의 가스 또는 적어도 두 가지의 혼합 가스 분위기에서 행해질 수 있다.
상기 제 1 희생막(420) 및 층간절연막(417)을 사진 및 식각 공정으로 차례로 패터닝하여 상기 하부배선(412) 상부의 상기 식각저지막(415)을 노출시키는 예비비아홀(425)을 형성한다. 상기 제 1 희생막(420)은 상기 층간절연막(417)을 보호하며 또한 상기 예비비아홀(425)의 모서리(corner)를 보호한다.
도 4b를 참조하면, 상기 제 1 희생막(420)을 습식식각을 이용하여 제거한다. 상기 습식식각 시 불산을 함유한 용액을 사용하는 것이 바람직하다. 상기 제 1 희생막(420)은 상기 층간절연막(417)에 대하여 습식식각 선택비를 가지므로, 습식식각을 진행하는 동안, 상기 층간절연막(417)의 표면 식각손상이 방지된다.
그 후, 상기 예비비아홀(425)을 갖는 반도체기판 상에 상기 예비비아홀(425)을 채우는 제 2 희생막(430)을 형성한다. 상기 제 2 희생막(430)은 도 3b의 상기 제 2 희생막(330)의 제조를 위하여 설명된 것과 동일한 방법들을 사용하여 형성할 수 있다.
도 4c를 참조하면, 상기 제 2 희생막(430) 및 층간절연막(417)을 사진 및 건식식각 공정으로 차례로 패터닝하여 상기 예비비아홀(425) 상부를 가로지르며, 상기 층간절연막(417) 내에 위치하는 트렌치 영역(435)을 형성한다. 상기 층간절연막(417)을 단일 저유전막으로 형성한 경우, 상기 트렌치 영역(435)은 상기 층간절연막(417)을 부분식각(partially etching)함으로써 형성된다.
상기 제 2 희생막(430)은 상기 층간절연막(417)에 비해 빠른 건식식각률을 갖는다. 따라서, 상기 제 2 희생막(430)은 상기 예비비아홀(425) 내에 잔류할 수는 있으나, 상기 트렌치 영역(435) 내에는 잔류하지 않는다. 상기 예비비아홀(425) 내에 제 2 희생막(430a)이 잔류한다.
이어, 상기 도 3d 내지 도 3f의 공정을 동일하게 진행하여 하부배선과 콘택하는 상부배선을 형성한다.
도 5는 본 발명의 또 다른 실시예들에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 공정 순서도(process flow chart)이고, 도 6a 내지 도 6d는 본 발명의 또 다른 실시예들에 따른 비아콘택 구조체 형성 방법을 설명하기 위한 단면도들이다.
도 5 및 도 6a를 참조하면, 반도체기판(605) 상에 하부절연막(610)을 형성한다. 상기 하부절연막(610) 내에 통상의 다마신 기술을 사용하여 하부배선(612)을 형성한다(도 5의 단계 F01). 상기 하부배선(612)은 구리막 또는 텅스텐막으로 형성될 수 있다.
상기 하부배선(612)을 갖는 반도체기판 상에 식각저지막(615) 및 층간절연막(617)을 차례로 형성한다(도 5의 단계 F02). 상기 식각저지막(615)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 실리콘 탄질화막(SiCN) 및 벤젠고리부틸렌(benzocyclobutene; BCB)으로 이루어진 일군으로부터 선택된 적어도 하나의 막으로 형성할 수 있다. 상기 층간절연막(617)은 반도체소자의 동작속도를 향상시키고, 상기 층간절연막(617) 내에 계면이 형성되는 것을 방지하기 위하여 단일 저유전막(a single low-k dielectric layer)으로 형성하는 것이 바람직하다. 상기 단일 저유전막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막 또는 SiOF막으로 형성할 수 있다.
상기 층간절연막(617)은 이후 공정으로부터 손상을 받아 저유전막 특성이 저하될 수 있다. 따라서, 상기 층간절연막(617)의 특성을 보호하기 위해 상기 층간절연막(617) 상에 얇은 캐핑산화막(620)을 형성한다(도 5의 단계 F03). 그러나, 상기 얇은 캐핑산화막(620)은 산소가스 분위기에서 형성되는데, 이때 저유전막인 상기 층간절연막(617)의 표면에 손상을 입어 계면막(617a)이 형성될 수 있다. 만약 상기 층간절연막(617)을 SiOC로 형성한다면, 상기 얇은 캐핑산화막(620)이 형성될 때 산소가스가 SiOC의 C와 반응하여 CO2가스를 발생시킨다. 이에 따라, 치밀하지 못한 상기 계면막(617a)이 형성된다.
상기 얇은 캐핑산화막(620)은 10 내지 50 nm의 두께로 형성될 수 있다. 상기 얇은 캐핑산화막(620)은 상기 층간절연막(617)에 대하여 건식 식각선택비를 갖는 물질막으로 형성할 수 있다. 또한, 상기 얇은 캐핑산화막(620)은 상기 층간절연막(617)에 대하여 습식식각 선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 얇은 캐핑산화막(620)은 TEOS(tetra ethyl orthosilicate)막으로 형성할 수 있다. 상기 TEOS막은 PECVD(plasma enhanced chemical vapor deposition) 방법을 이용하여 형성될 수 있다.
상기 얇은 캐핑산화막(620) 및 층간절연막(617)을 사진 및 식각 공정으로 차 례로 패터닝하여 상기 하부배선(612) 상부의 상기 식각저지막(615)을 노출시키는 예비비아홀(625)을 형성한다(도 5의 단계 F04). 상기 얇은 캐핑산화막(620)은 상기 층간절연막(617)을 보호하며 또한 상기 예비비아홀(625)의 모서리(corner)를 보호한다.
도 5 및 도 6b를 참조하면, 상기 예비비아홀(625)을 갖는 반도체기판 상에 상기 예비비아홀(625)을 채우는 희생막(630)을 형성한다(도 5의 단계 F05). 상기 희생막(630)은 도 3b의 상기 제 2 희생막(330)의 제조를 위하여 설명된 것과 동일한 방법들을 사용하여 형성할 수 있다.
도 5 및 도 6c를 참조하면, 상기 희생막(630), 얇은 캐핑산화막(620), 계면막(617a) 및 층간절연막(617)을 사진 및 건식식각 공정으로 차례로 패터닝하여 상기 예비비아홀(625) 상부를 가로지르며, 상기 층간절연막(617) 내에 위치하는 트렌치 영역(635)을 형성한다(도 5의 단계 F06). 상기 층간절연막(617)을 단일 저유전막으로 형성한 경우, 상기 트렌치 영역(635)은 상기 층간절연막(617)을 부분식각(partially etching)함으로써 형성된다.
상기 희생막(630)은 상기 층간절연막(617)에 비해 빠른 건식식각률을 갖는다. 따라서, 상기 희생막(630)은 상기 예비비아홀(625) 내에 잔류할 수는 있으나, 상기 트렌치 영역(635) 내에는 잔류하지 않는다. 상기 예비비아홀(625) 내에 희생막(630a)이 잔류한다.
도 5 및 도 6d를 참조하면, 상기 예비비아홀(625) 내의 상기 희생막(630a) 및 상기 층간절연막(617) 상부의 상기 희생막(630), 얇은 캐핑산화막(620) 및 계면 막(617a)을 습식식각을 이용하여 동시에 제거한다(도 5의 단계 F07). 그 결과 상기 예비비아홀(625) 저면의 상기 식각저지막(615)이 노출된다. 상기 습식식각 시 불산을 함유한 용액을 사용하는 것이 바람직하다. 상기 얇은 캐핑산화막(620)은 10 내지 50 nm의 얇은 두께로 형성되기 때문에 상기 희생막(630)이 제거되는 동안 동시에 모두 제거될 수 있다. 또한, 상기 계면막(617a)은 치밀하지 못한 특성 때문에 상기 얇은 캐핑산화막(620) 보다 더 빠르게 식각된다. 상기 얇은 캐핑산화막(620) 및 희생막(630 및 630a)은 상기 층간절연막(617)에 대하여 습식식각 선택비를 가지므로, 습식식각을 진행하는 동안, 상기 층간절연막(617)의 표면 식각손상이 방지된다.
그 후, 상기 도 3e 및 도 3f에서 설명한 바와 같이 동일한 공정을 진행하여, 최종비아홀을 형성(도 5의 단계 F08)한 후, 상부배선을 형성한다(도 5의 단계 F09).
상술한 바와 같이 본 발명의 실시예에 따르면, 예비비아홀을 형성할 때, 저유전막인 층간절연막을 보호하기 위해 상기 층간절연막 상에 희생막을 형성한다. 상기 희생막은 이후 트렌치 형성 공정을 위해 예비비아홀을 매립하는 희생막과 동일한 물질막으로서 상기 트렌치 형성 공정 후에 동시에 제거된다. 따라서, 종래기술에서 문제시 되는 언더컷 불량이 발생하지 않게 되어 상부금속 매립 시 보이드 형성 불량을 방지할 수 있게 된다. 또한, 다른 실시예에 따르면, 예비비아홀을 형성할 때, 저유전막인 층간절연막을 보호하기 위해 상기 층간절연막 상에 얇은 캐핑 산화막을 형성한다. 상기 얇은 캐핑산화막은 매우 얇게 형성되어, 이후 상기 트렌치 형성 공정 후에 희생막을 제거할 때 동시에 제거된다. 따라서, 종래기술에서 문제시 되는 언더컷 불량이 발생하지 않게 되어 상부금속 매립 시 보이드 형성 불량을 방지할 수 있게 된다.
Claims (26)
- 반도체기판 상에 하부배선을 형성하고,상기 하부배선을 갖는 반도체기판 상에 식각저지막, 단일 저유전막(a single low-k dielectric layer)인 층간절연막 및 제 1 희생막을 차례로 형성하고,상기 제 1 희생막 및 층간절연막을 차례로 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성하고,상기 예비비아홀을 갖는 반도체기판 상에 상기 예비비아홀을 매립하는 제 2 희생막을 형성하고,상기 제 2 희생막, 상기 제 1 희생막 및 상기 층간절연막을 차례로 패터닝하여 상기 예비비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성하고,상기 트렌치 영역 형성 후 잔류하는 상기 제 1 및 제 2 희생막을 습식식각에 의해 동시에 제거하여 상기 예비비아홀 저면의 식각저지막을 노출시키고,상기 노출된 식각저지막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성하는 것을 포함하는 비아콘택 구조체 형성방법.
- 제 1 항에 있어서,상기 예비비아홀을 형성한 후, 상기 제 1 희생막을 제거하는 것을 더 포함하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 1 항에 있어서,상기 단일 저유전막은 SiOC막, SiOCH막 및 SiOF막으로 이루어진 일군으로부터 선택된 어느 하나의 막으로 형성되는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 희생막은 동일한 물질막으로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 희생막은 상기 층간절연막에 대하여 습식식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 희생막은 상기 층간절연막에 비해 빠른 건식식각률을 갖는 물질막으로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 희생막은 수소가 함유된 산화막(hydro-silses-quioxane layer; HSQ layer) 또는 유기실록산으로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 7 항에 있어서,상기 제 1 및 제 2 희생막은 스핀 코팅방식을 사용하여 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 1 항에 있어서,상기 제 1 희생막 또는 상기 제 2 희생막을 형성하기 전 또는 후에 플라즈마 처리를 하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 9 항에 있어서,상기 플라즈마 처리는 산소, 질소, 암모니아, 수소, 헬륨 및 아르곤 가스로 이루어진 일군으로부터 선택된 어느 하나의 가스 또는 적어도 두 가지의 혼합 가스 분위기에서 행해지는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 1 항에 있어서,상기 습식식각 시 불산을 함유한 용액을 사용하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 1 항에 있어서,상기 제 1 희생막은 10 내지 300 nm의 두께로 형성되는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 1 항에 있어서,상기 제 2 희생막은 상기 층간절연막 상부에서 50 내지 400 nm의 두께를 갖도록 형성되는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 반도체기판 상에 하부배선을 형성하고,상기 하부배선을 갖는 반도체기판 상에 식각저지막, 층간절연막 및 10 내지 50nm의 두께를 갖는 캐핑산화막(capping oxide layer)을 차례로 형성하고,상기 캐핑산화막 및 층간절연막을 차례로 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성하고,상기 예비비아홀을 갖는 반도체기판 상에 상기 예비비아홀을 매립하는 희생막을 형성하고,상기 희생막, 상기 캐핑산화막 및 상기 층간절연막을 차례로 패터닝하여 상기 예비비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성하고,상기 트렌치 영역 형성 후 잔류하는 상기 캐핑산화막 및 상기 희생막을 습식식각에 의해 동시에 제거하여 상기 예비비아홀 저면의 식각저지막을 노출시키고,상기 노출된 식각저지막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성하는 것을 포함하는 비아콘택 구조체 형성방법.
- 제 14 항에 있어서,상기 층간절연막은 단일 저유전막(a single low-k dielectric layer)인 SiOC막, SiOCH막 및 SiOF막으로 이루어진 일군으로부터 선택된 어느 하나의 막으로 형성되는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 14 항에 있어서,상기 캐핑산화막은 상기 층간절연막에 대하여 습식식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 14 항에 있어서,상기 희생막은 상기 층간절연막에 대하여 습식식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 14 항에 있어서,상기 희생막은 상기 층간절연막에 비해 빠른 건식식각률을 갖는 물질막으로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 14 항에 있어서,상기 희생막은 수소가 함유된 산화막(hydro-silses-quioxane layer; HSQ layer) 또는 유기실록산 물질막으로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 19 항에 있어서,상기 희생막은 스핀 코팅방식을 사용하여 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 14 항에 있어서,상기 희생막을 형성하기 전 또는 후에 플라즈마 처리를 하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 21 항에 있어서,상기 플라즈마 처리는 산소, 질소, 암모니아, 수소, 헬륨 및 아르곤 가스로 이루어진 일군으로부터 선택된 어느 하나의 가스 또는 적어도 두 가지의 혼합 가스 분위기에서 행해지는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 14 항에 있어서,상기 습식식각 시 불산을 함유한 용액을 사용하는 것을 특징으로 하는 비아 콘택 구조체 형성방법.
- 제 14 항에 있어서,상기 캐핑산화막은 TEOS(tetra ethyl orthosilicate)막으로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 24 항에 있어서,상기 TEOS막은 PECVD(plasma enhanced chemical vapor deposition) 방법에 의해 형성되는 것을 특징으로 하는 비아콘택 구조체 형성방법.
- 제 14 항에 있어서,상기 희생막은 상기 층간절연막 상부에서 50 내지 400 nm의 두께를 갖도록 형성되는 것을 특징으로 하는 비아콘택 구조체 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040052056A KR100615088B1 (ko) | 2004-07-05 | 2004-07-05 | 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는방법 |
| US11/099,534 US7307014B2 (en) | 2004-07-05 | 2005-04-06 | Method of forming a via contact structure using a dual damascene process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040052056A KR100615088B1 (ko) | 2004-07-05 | 2004-07-05 | 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060003244A KR20060003244A (ko) | 2006-01-10 |
| KR100615088B1 true KR100615088B1 (ko) | 2006-08-22 |
Family
ID=35514561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040052056A KR100615088B1 (ko) | 2004-07-05 | 2004-07-05 | 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7307014B2 (ko) |
| KR (1) | KR100615088B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5186086B2 (ja) * | 2005-04-11 | 2013-04-17 | アイメック | デュアル・ダマシン・パターニング・アプローチ |
| US7480990B2 (en) * | 2006-01-06 | 2009-01-27 | International Business Machines Corporation | Method of making conductor contacts having enhanced reliability |
| KR100815938B1 (ko) * | 2006-10-20 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3403058B2 (ja) | 1998-03-26 | 2003-05-06 | 株式会社東芝 | 配線形成方法 |
| US6461955B1 (en) * | 1999-04-29 | 2002-10-08 | Texas Instruments Incorporated | Yield improvement of dual damascene fabrication through oxide filling |
| US6297149B1 (en) * | 1999-10-05 | 2001-10-02 | International Business Machines Corporation | Methods for forming metal interconnects |
| KR20030044338A (ko) | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 비아홀 형성방법 |
| US7115517B2 (en) * | 2003-04-07 | 2006-10-03 | Applied Materials, Inc. | Method of fabricating a dual damascene interconnect structure |
-
2004
- 2004-07-05 KR KR1020040052056A patent/KR100615088B1/ko not_active IP Right Cessation
-
2005
- 2005-04-06 US US11/099,534 patent/US7307014B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060003244A (ko) | 2006-01-10 |
| US7307014B2 (en) | 2007-12-11 |
| US20060003574A1 (en) | 2006-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7541276B2 (en) | Methods for forming dual damascene wiring for semiconductor devices using protective via capping layer | |
| KR100487948B1 (ko) | 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법 | |
| US8791013B2 (en) | Pattern forming method | |
| US7514354B2 (en) | Methods for forming damascene wiring structures having line and plug conductors formed from different materials | |
| US7470616B1 (en) | Damascene wiring fabrication methods incorporating dielectric cap etch process with hard mask retention | |
| US20090075474A1 (en) | Methods for forming dual damascene wiring using porogen containing sacrificial via filler material | |
| US8748314B2 (en) | Method of manufacturing a semiconductor device | |
| US9679850B2 (en) | Method of fabricating semiconductor structure | |
| US20100176513A1 (en) | Structure and method of forming metal interconnect structures in ultra low-k dielectrics | |
| US8415799B2 (en) | Dual damascene interconnect in hybrid dielectric | |
| US20060160362A1 (en) | Via hole and trench structures and fabrication methods thereof and dual damascene structures and fabrication methods thereof | |
| US9431292B1 (en) | Alternate dual damascene method for forming interconnects | |
| US6821896B1 (en) | Method to eliminate via poison effect | |
| JP5047504B2 (ja) | ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法 | |
| US6674146B1 (en) | Composite dielectric layers | |
| KR100615088B1 (ko) | 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는방법 | |
| US6465340B1 (en) | Via filled dual damascene structure with middle stop layer and method for making the same | |
| JP5200436B2 (ja) | 半導体装置の製造方法 | |
| JP4525534B2 (ja) | 半導体装置の製造方法 | |
| CN108573912B (zh) | 半导体结构及其形成方法 | |
| US6403471B1 (en) | Method of forming a dual damascene structure including smoothing the top part of a via | |
| KR20050116479A (ko) | 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는방법 | |
| US8048799B2 (en) | Method for forming copper wiring in semiconductor device | |
| JP4695842B2 (ja) | 半導体装置およびその製造方法 | |
| KR20020071349A (ko) | 배선층의 박리를 방지할 수 있는 콘택 플러그를 구비한반도체 장치 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120801 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130731 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140731 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |