KR100516337B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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오또고이찌
사사끼요이찌
오니시사다유끼
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Abstract

MSQ, SiC, 및 SiCN 과 같은 유기 저유전막을 포함하는 절연막에 비아 홀을 형성한 다음, 배리어 메탈을 통해 비아 홀에 배선 재료를 매입하는 단계를 포함하는 반도체 디바이스의 제조 방법. 이 방법에 따르면, 비아 홀을 형성한 다음 배리어 메탈을 증착하기 전에, 유기 성분으로 이루어지며 노출된 유기 저유전막 (MSQ) 의 표면을 덮고 있는 기 (메틸기) 를 수소로 치환할 수 있는 He/H2 가스, 또는 유기 저유전율 분자를 제거하지 않으면서도, 이러한 기 (메틸기) 를 분해할 수 있는 He 가스를 이용하여, 플라즈마 처리를 수행한다. 그 결과, 저유전막 (MSQ) 의 표면은 친수성으로 리포밍되어 배리어 메탈에 대한 밀착성이 향상됨으로써, 배리어 메탈의 박리 및 스크래치의 발생을 방지할 수 있다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 디바이스의 구조 및 그 제조 방법에 관한 것으로, 보다 구체적으로는, MSQ 와 같은 유기 성분으로 이루어진 기 (group) 와 Si 의 결합 (bond) 을 가진 저유전막을 이용하는 다마신 프로세스 (damascene process) 에서, 배리어 메탈 (barrier metal) 과 저유전막의 계면 구조 및 그 표면 처리 방법에 관한 것이다.
최근에는, 반도체 디바이스의 고집적과 칩 사이즈 감소를 충족시키기 위해, 배선의 축소뿐만 아니라 다층 배선 (multi-level interconnection) 이 장려되고 있다. 다층 배선 구조를 형성하는 방법으로서, 일반적으로는, 비아 홀과 배선 트렌치 패턴 모두에 Cu 를 매입한 후, CMP (Chemical Mechanical Polishing) 법에 의해 평탄화 (planarization) 함으로써, 배선을 형성하는, 소위 다마신 프로세스를 수행한다. 다마신 프로세스가 배선 패턴의 밀도를 높일 수는 있지만, 배선 패턴이 너무 근접하게 형성될 경우, 배선 패턴들간의 기생 캐패시턴스 (parasitic capacitance) 로 인해 배선 지연 (interconnect delay) 의 문제가 발생한다. 따라서, 배선 지연을 개선하는데, 배선 캐패시턴스의 저감이 대단히 중요한 과제이다.
배선 캐패시턴스를 저감하기 위해, 층간 절연막으로서, 종래에 이용되던 SiO2-기반 절연막 대신에, 저유전율 재료를 이용하는 방법이 검토되어 왔다. 이하, 첨부된 도면을 참조하여, 층간 절연막으로서 저유전막을 이용하는 종래의 다마신 프로세스를 설명한다. 도 1a 내지 도 3b 는 비어 퍼스트 프로세스 (via first process) 의 단계적 시퀀스를 나타내는 단면도이고, 이는 종래의 다마신 프로세스의 일 실시예이다.
우선, 도 1a 에 나타낸 바와 같이, Cu 로 이루어진 하층 배선 (6) 이 형성되어 있는 기판 (2) 상에, Cu 의 확산을 방지하여 비아 홀 (via hole) 의 에칭 스토퍼 (etching stopper) 로 이용될 제 1 에칭 스토퍼막 (7), SiO2 의 제 1 층간 절연막 (8), 배선 트렌치 패턴의 에칭 스토퍼로 이용될 제 2 에칭 스토퍼막 (9), 및 하이드로겐 실세스퀴옥산 (hydrogen silsesquioxane ; 이하, HSQ 라 약칭함) 및 메틸 실세스퀴옥산 (methyl silsesquioxane ; 이하, MSQ 라 약칭함) 과 같은 저유전막의 제 2 층간 절연막 (18) 을 하부에서부터 순차적으로 적층한다. 다음으로, 제 2 층간 절연막 (18) 상에 제 1 반사 방지막 (11a) 을 형성한 후, 그 위에 포토레지스트를 도포하여, 노광 (exposure) 하고 현상 (development) 한다. 그것에 의해, 비아 홀 (3) 을 형성하는데 이용될 제 1 레지스트 패턴 (12a) 이 형성된다.
그 다음, 도 1b 에 나타낸 바와 같이, 제 1 레지스트 패턴 (12a) 을 마스크로 이용하는 공지의 드라이 에칭 기술에 의해, 제 1 반사 방지막 (11a), 제 2 층간 절연막 (18), 제 2 에칭 스토퍼막 (9), 및 제 1 층간 절연막 (8) 을 순차적으로 에칭한다. 그것에 의해, 이들 막을 관통하는 비아 홀 (3) 이 형성된다.
그 다음, 제 1 레지스트 패턴 (12a) 과 제 1 반사 방지막 (11a) 을 제거한 후, 도 1c 에 나타낸 바와 같이, 제 2 반사 방지막 (11b) 을 형성하고 그 위에 포토레지스트를 도포하여, 노광하고 현상한다. 그것에 의해, 에칭에 의해 배선 트렌치 패턴을 형성하는데 이용될 제 2 레지스트 패턴 (12b) 이 형성된다. 다음으로, 공지의 드라이 에칭 기술에 의해, 제 2 반사 방지막 (11b) 과 제 2 층간 절연막 (18) 을 순차적으로 에칭함으로써, 배선 트렌치 패턴 (13) 을 형성한다 (도 2a 참조).
그 다음, 도 2b 에 나타낸 바와 같이, 하층 배선 (6) 상부의 제 1 에칭 스토퍼막 (7) 을 제거한 후, 도 2c 에 나타낸 바와 같이, 배선 재료용 기저층 (base layer) 으로 이용될 배리어 메탈 (4) 을 형성한다. 그 다음, Cu 와 같은 배선 재료 (5) 를 배선 트렌치 패턴 (13) 과 비아 홀 (3) 내부에 매입하고, 그 표면을 CMP 에 의해 평탄화한다 (도 3a 및 도 3b 참조). 그것에 의해, 듀얼 다마신 구조를 얻는다.
상술한 종래의 다마신 프로세스에서는, HSQ 가 제 2 층간 절연막 (18) 으로 이용될 경우, HSQ 는 무기 저유전막이므로, 이 또한 무기 재료로 이루어지는 배리어 메탈, 실리콘 산화막, 및 실리콘 질화막에 쉽게 부착하며, 이들 무기 재료가 HSQ 계면에서 박리하는 문제가 발생하지 않는다.
그러나, MSQ 와 같은 유기 성분으로 이루어진 기와 Si 의 결합을 갖는 저유전막이 제 2 층간 절연막 (18) 으로 이용될 경우, 이는 무기 재료, 특히, 배리어 메탈에 잘 부착되지 않아, 도 3b 에 나타낸 바와 같이, CMP 동안, MSQ-기반 저유전율막으로부터 배리어 메탈이 박리하여 MSQ-기반 저유전막 표면상에 문제성 스크래치 (21) 가 발생하거나, 다층 배선에 의한 스트레스가 불량한 밀착성을 가진 배리어 메탈/MSQ 계면에 문제성 막 박리 (20) 를 발생시킨다. 그러나, MSQ-기반 저유전막은 HSQ 보다 낮은 유전율 상수를 가지고, 따라서, 유망한 차세대 층간 절연막으로 기대되므로, MSQ-기반 저유전막과 배리어 메탈간 계면에서의 밀착성 문제 해결에 대한 중요성이 높아지고 있다.
상술한 바와 같이, HSQ 와 MSQ 가 배리어 메탈 (4) 에 대해 상이한 밀착성을 갖는 이유는, HSQ 는 실리콘 원자에 산소와 수소가 결합된 구조를 갖는 반면, MSQ 는, 유전율 상수를 낮추기 위해, 메틸기와 같이 분자 구조가 큰 유기 성분을 함유하며, MSQ 계면에서의 유기 성분이 탄탈 (Ta) 및 탄탈 질화물 (TaN) 과 같은 배리어 메탈 (4) 과 Si 의 결합을 방해한다는 차이점 때문이다.
이와 같은 원치않는 박리를 방지하기 위해, 그루브 (groove) 를 형성한 후, 그루브 측벽 (sidewall) 을 보호하는 구조가 논의되어 왔다. 예를 들어, 일본 특개평 제 10-284600 호는, 저유전율 층간막에 형성된 그루브 패턴에 Si3N4 또는 SiO2 를 제공함으로써, 측벽을 보호하는 방법을 개시한다. 그러나, 이 방법은, 두꺼운 막이 형성될 경우에 유전율 상수가 증가하는 문제, 및 얇은 막이 형성될 경우에 핀-홀 (pin-hole) 과 관련된 밀착성 저하를 방지할 수 없다.
또한, 상술한 바와 같이 불량한 밀착성으로 인한 박리를 방지하기 위해, MSQ 증착 후, 그 표면에 여러 가지 표면 처리를 적용하여 밀착성을 향상하는 방법이 논의되어 왔다. 예를 들어, 반도체 디바이스의 제작 시퀀스 동안, 필요한 많은 단계에서, Ar 가스를 이용하는 스퍼터링을 통한 세정(cleaning) 을 수행하는데, Ar 스퍼터링은, 배선 트렌치 패턴 (13) 을 형성한 후 배리어 메탈 (4) 을 증착하기 전에, 비아 홀 (3) 저부의 하층 배선 (6) 표면을 세정하기 위해 수행한다. 그러나, Ar 스퍼터링에 의해서는 스퍼터링된 재료만이 에칭될 뿐이므로, MSQ 표면의 리포밍 (reforming) 에는 비효과적임을 알 수 있다.
또한, MSQ 를 증착한 후, 오존 처리, UV 오존 처리, 또는 산소 플라즈마 처리를 수행하는 방법이 논의되어 왔고, 일본 공개특허공보 제 2001-223269 호는, 이온화된 산소 가스의 하전빔 (charged beam) 을 조사 (irradiation) 하여, 층간 절연막 표면을 과잉 실리콘이 함유된 실리콘 산화막 또는 실리콘 2산화막으로 리포밍하는 방법을 개시한다. 그러나, 이 방법은. 막중에 수분이 침투하고 유전막의 유전율 상수가 증가하며, 더욱이, 막 표면이 거칠어지고 그 위에 잔류물 (residue) 이 남는다는 문제가 있다.
상술한 바와 같이, MSQ 와 같은 유기 성분이 함유된 저유전막을 층간 절연막으로 이용하여, 배선 캐패시턴스를 줄이는 것이 핵심이다. 그러나, 무기 재료, 특히 배리어 메탈에 대한 저유전막의 불량한 밀착성으로 인해 감소된 신뢰성이 심각한 문제이므로, 배리어 메탈에 대한 저유전막의 밀착성을 증가시킬 수 있는 구조 및 저유전막의 표면을 리포밍할 수 있는 프로세스의 개발이 필요하다. 이 문제는, 상술한 비아 퍼스트 듀얼 다마신 프로세스에 한정되지 않으며, 유기 성분으로 이루어진 기와 Si 의 결합을 가진 저유전막을 이용하는 다른 프로세스뿐만 아니라, 듀얼 하드 마스크 프로세스 및 싱글 다마신 프로세스와 같은 다른 다마신 프로세스에서도 발생할 수 있다.
본 발명의 목적은, MSQ 와 같은 유기 성분으로 이루어진 기와 Si 의 결합을 가진 저유전막의, 다마신 프로세서의 계면에서의 배리어 메탈에 대한 밀착성을 향상시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 것이다.
특히, 배리어 메탈/막 계면에서 유기 성분을 제거함으로써, 저유전율 층간막의 무기 재료에 대한 밀착성을 향상시킬 수 있는 반도체 디바이스 구조 및 그 제조 방법을 제공하는 것이 목적이다.
본 발명에 따른 반도체 디바이스는, 유기 성분으로 이루어진 기와 Si 의 결합을 가진 저유전막을 포함하는 절연층, 및, 배리어 메탈에 의해, 상기 절연층에 형성된 비아 홀과 배선 그루브 중의 하나에 매입된 배선 재료를 구비한다. 저유전막과 배리어 메탈 사이에 층을 형성하며, 이 층은 저유전막에 비해 비교적 낮은 농도의 유기 성분을 갖는다.
본 발명의 반도체 디바이스는, 저유전율 층간막에 비해 비교적 낮은 농도의 유기 성분을 가진 층의 탄소 (C) 농도가 7 원자% (atom%) 이하인 것이 바람직하다.
본 발명의 반도체 디바이스는, 저유전율 층간막에 비해 비교적 낮은 농도의 유기 성분을 가진 층의 탄소 (C) 농도가 7 원자% (atom%) 이하이며 2 원자% 이상인 것이 바람직하다.
본 발명의 반도체 디바이스는, 저유전율 층간막에 비해 비교적 낮은 농도의 유기 성분을 가진 층이 25 nm 이하의 막두께를 갖는 것이 바람직하다.
본 발명의 반도체 디바이스는, 저유전율 층간막에 비해 비교적 낮은 농도의 유기 성분을 가진 층이 Si-H 결합을 갖는 것이 바람직하다.
본 발명의 반도체 디바이스는, 저유전막이 MSQ (methyl silsesquioxane), MHSQ (methylated hydrogen silsesquioxane), SiC (silicon carbide), SiOC 또는 SiCOH (silicon oxycarbide or carbon-doped glass), OSG (organo silicated grass), SiCN (silicon carbonitride), 및 각각의 다공성막 (porous film) 중 하나인 것이 바람직하다.
본 발명의 반도체 디바이스에서, 저유전막 일측상에서는 배리어 메탈이 TaN (tantalum nitride) 으로 이루어지고 배선 재료 일측상에서는 Ta (tantalum) 으로 이루어지는 것이 바람직하다.
또한, 본 발명의 반도체 디바이스 제조 방법에 따르면, 배리어 메탈에 의해, 유기 성분으로 이루어진 기와 Si 의 결합을 갖는 저유전막을 포함하는 절연층에 형성된 비아 홀과 배선 그루브 중 하나에 배선 재료를 매입하는 단계를 포함하는 반도체 디바이스의 제조 방법에 있어서, 배리어 메탈을 증착하기 전에, 저유전막의 노출된 표면상의 유기 성분으로 이루어진 기의 적어도 일부를 수소로 치환할 수 있는 가스, 및 유기 성분으로 이루어진 기의 적어도 일부를 분해하여 댕글링 결합 (dangling bond) 을 형성할 수 있는 가스 중 하나를 이용하여, 플라즈마 처리를 수행한다.
또한, 본 발명의 반도체 디바이스 제조 방법에 따르면, 배선 패턴이 형성된 기판상에 적어도 제 1 층간 절연막 및 제 2 층간 절연막을 순차적으로 형성하는 단계; 제 2 층간 절연막상에 형성된 제 1 레지스트 패턴을 이용하여, 제 1 층간 절연막과 제 2 층간 절연막을 관통하는 비아 홀을 형성하는 단계; 제 1 레지스트 패턴을 제거한 다음, 제 2 층간 절연막상에 형성된 제 2 레지스트 패턴을 이용하는 제 2 층간 절연막의 에칭에 의해, 트렌치 패턴을 형성하는 단계; 제 2 층간 절연막상에, 그리고 비아 홀과 트렌치 패턴의 내벽상에 배리어 메탈을 증착하는 단계; 배선 재료를 증착한 다음, 비아 홀과 트렌치 패턴의 내부에 배선 재료를 매입하는 단계; 및 CMP 에 의해, 상기 배선 재료와 상기 배리어 메탈의 여분 (extra portion) 을 제거하고 표면을 평탄화하는 단계를 포함하는 반도체 디바이스의 제조 방법에 있어서, 제 1 층간 절연막과 제 2 층간 절연막 중 적어도 하나는 유기 성분으로 이루어진 기와 Si 의 결합을 가진 저유전막이고, 배리어 메탈을 증착하기 전에, 저유전막의 노출된 표면상의 유기 성분으로 이루어진 기의 적어도 일부를 수소로 치환할 수 있는 가스, 및 유기 성분으로 이루어진 기의 적어도 일부를 분해하여 댕글링 결합을 형성할 수 있는 가스 중 하나를 이용하여 플라즈마 처리를 수행한다.
또한, 본 발명의 반도체 디바이스 제조 방법에 따르면, 배선 패턴이 형성된 기판상에 적어도 제 1 층간 절연막, 제 2 층간 절연막, 및 하드 마스크 재료를 증착하는 단계; 하드 마스크 재료상에 형성된 제 1 레지스트 패턴을 이용하는 하드 마스크 재료의 에칭에 의해, 하드 마스크를 형성하는 단계; 하드 마스크상에 형성된 제 2 레지스트 패턴을 이용하여, 제 1 층간 절연막과 제 2 층간 절연막을 관통하는 비아 홀을 형성하는 단계; 제 2 레지스트 패턴을 제거한 다음, 하드 마스크를 이용하는 제 2 층간 절연막의 에칭에 의해, 트렌치 패턴을 형성하는 단계; 제 2 층간 절연막상에, 그리고 비아 홀과 트렌치 패턴의 내벽상에 배리어 메탈을 증착하는 단계; 배선 재료를 증착한 다음, 비아 홀과 트렌치 패턴의 내부에 배선 재료를 매입하는 단계; 및 CMP 에 의해, 상기 배선 재료와 상기 배리어 메탈의 여분 (extra portion) 을 제거하고 표면을 평탄화하는 단계를 포함하는 반도체 디바이스의 제조 방법에 있어서, 제 1 층간 절연막, 제 2 층간 절연막, 및 하드 마스크 중 적어도 하나는 유기 성분으로 이루어진 기와 Si 의 결합을 가진 저유전막이고, 배리어 메탈을 증착하기 전에, 저유전막의 노출된 표면상의 유기 성분으로 이루어진 기의 적어도 일부를 수소로 치환할 수 있는 가스, 및 유기 성분으로 이루어진 기의 적어도 일부를 분해하여 댕글링 결합을 형성할 수 있는 가스 중 하나를 이용하여 플라즈마 처리를 수행한다.
본 발명은, 플라즈마 처리와 배리어 메탈의 증착을 동일 장치와 진공 중 하나의 조건하에서 (under one of in situ and in vacuo conditions) 수행하거나, 이 방법이, 플라즈마 처리 이전에, Ar 가스를 이용하여 스퍼터링을 수행하는 단계를 더 포함하고, Ar 스퍼터링, 플라즈마 처리, 및 배리어 메탈의 증착을 동일 장치 및 진공 중 하나의 조건하에서 수행하는 방식으로 구성될 수 있다.
본 발명에서는, 저유전막이 MSQ (methyl silsesquioxane), MHSQ (methylated hydrogen silsesquioxane), SiC (silicon carbide), SiOC 또는 SiCOH (silicon oxycarbide or carbon-doped glass), OSG (organo silicated grass), SiCN (silicon carbonitride), 및 각각의 다공성막 (porous film) 중 하나인 것이 바람직하다.
본 발명은, 수소와 비활성 기체 (noble gas) 의 혼합 가스를 플라즈마 처리용 가스로 이용하거나, 비활성 기체를 플라즈마 처리용 가스로 이용하며 플라즈마 처리 동안 RF 바이어스를 인가하는 방식으로 구성되는 것이 바람직하다.
본 발명에서, 비활성 기체는 He, Ne, Ar, Kr, Xe, 및 Rn 중의 하나를 포함하는 것이 바람직하다.
본 발명은, He 를 플라즈마 처리용 가스로 이용할 경우, RF 바이어스 전력은 250 W 이상에서 400 W 이하의 범위로 설정하는 방식으로 구성되는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따르면, MSQ 와 같은 유기 성분으로 이루어진 기와 Si 의 결합을 가진 저유전막을 포함하는 절연층을 이용하는 다마신 프로세스에서, 저유전막과 배리어 메탈 사이의 밀착성을 보장할 수 있는 이러한 구조의 제공은, CMP 동안 배리어 메탈이 박리되며, 저유전막상에 스크래치가 남는 문제를 제거할 수 있게 하며, 다층 배선으로부터 발생하는 스트레스로 인한 배리어 메탈/저유전막 계면에서의 막 박리를 방지할 수 있게 한다. 따라서, 저유전막을 이용하는 다마신 프로세스의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따르면, MSQ 와 같은 유기 성분으로 이루어진 기와 Si 의 결합을 가진 저유전막을 포함하는 절연막에 트렌치 패턴 또는 비아 홀을 형성한 후, 배리어 메탈 증착의 선행-단계 (pre-step) 로서, H2 와 He 의 혼합 가스, He 가스 등을 이용하여 플라즈마 처리를 수행한다. 따라서, 저유전막 표면상의 유기 성분 (MSQ 의 경우, 메틸기) 을 수소로 치환하거나 유기 성분을 분해하여 댕글링 결합을 형성할 수 있다. 따라서, 배리어 메탈에 대한 저유전막의 밀착성을 향상시킬 수 있다. 결과적으로, CMP 동안 배리어 메탈이 박리되고 저유전막 상에 스크래치가 남는 문제를 제거할 수 있고, 다층 배선에 기인하는 스트레스로 인한 배리어 메탈/저유전막에서의 막 박리를 방지할 수 있다. 따라서, 저유전막을 이용하는 다마신 프로세스의 신뢰성을 향상시킬 수 있다.
관련 기술 부분에서 상술한 바와 같이, 반도체 디바이스 제조시 표면층을 세정하는 수단으로서, Ar 가스를 이용하는 스퍼터링이 널리 이용되어 왔다. Ar 스퍼터링에 의해, 스퍼터링된 재료의 표면상에 부착된 불순물 및 이물질 (impurities and foreign matters) 을 제거할 수는 있지만, MSQ 와 같은 유기 성분으로 이루어진 기와 Si 의 결합을 가진 저유전막에 Ar 스퍼터링을 적용하는 것이, 배리어 메탈에 대한 저유전막의 밀착성을 향상시킬 수는 없다.
그 이유는, 스퍼터링에 이용되는 Ar 의 사이즈가 크고 RF 바이어스로 인해 고에너지를 가지므로, MSQ 표면을 덮고 있는 메틸기뿐만 아니라 MSQ 분자 전체가 스퍼터링되며, 이는 스퍼터링된 표면상에 새로운 MSQ 분자를 출현시킴으로써, 메틸기가 다시 표면을 덮기 때문이라고 생각된다. 따라서, MSQ 로부터 메틸기만을 효과적으로 제거하기 위해서는, 원자량이 작고 메틸기와 치환 반응을 수행할 수 있는 가스를 이용하는 것이 적절할 수 있다. 따라서, 이하의 실험은, 가스의 대표종 (representative kind) 으로서, 반응성이 높은 가스와 비활성 기체의 혼합 가스, 또는 비활성 기체 (보다 구체적으로는, H2 와 He 의 혼합 가스, 또는 He 가스) 만을 이용하여 수행하였다.
우선, MSQ 막상에, 스퍼터링에 의해, 배리어 메탈로서의 Ta (tantalum), TaN (tantalum nitride) 층 및 Cu 층을 증착함으로써, 샘플을 제조하였다. 막 구조는 Cu 100 nm/Ta 15 nm/TaN 15 nm/MSQ 300 nm 였다. 보다 구체적으로, 선행-세정 챔버에서, MSQ 막에, 후술하는 세정 프로세스를 가한 후, 배리어 메탈용 PVD 챔버에서 Ta 및 TaN 층을 층착한 다음, Cu 용 PVD 챔버에서 Cu 층을 증착했다. 웨이퍼는, MSQ 표면의 오염을 방지하기 위해, 진공에서 (in vacuo ; 10-7 torr 이하의 범위에서) 챔버 사이로 이동되었다.
세정 프로세스로서, Ar 가스를 이용하는 에칭만을 수행하는 프로세스; Ar 가스를 이용하는 에칭 후, 동일 챔버내에서 (in situ) He/H2 혼합 가스를 이용하는 플라즈마 처리를 수행하는 프로세스; 및 Ar 가스를 이용하는 에칭 후, 동일 챔버내에서 He 가스를 이용하는 플라즈마 처리를 수행하는 프로세스와 같은 3 가지 타입을 수행하였다. 각각의 프로세스에 의해 세정된 샘플에 점착 테이프 (adhesive tape) 를 이용하는 테이프 테스트를 수행하였다. 그 결과를 이하의 표 1 에 나타낸다.
표 1 은, Ar 에칭만을 수행하는 프로세스와 Ar 에칭 후에 He 플라즈마 처리를 수행하는 프로세스에서는 배리어 메탈/MSQ 계면에서의 밀착성이 만족스럽지 않아, 모든 샘플의 배리어 메탈/MSQ 계면에서 배리어 메탈층과 Cu 층이 MSQ 막으로부터 박리되었지만, Ar 에칭 후에 He/H2 플라즈마 처리를 수행하는 프로세스에서는 배리어 메탈/MSQ 계면이 향상되어, 박리가 발생하지 않았음을 보여준다. 이 결과로부터, H2 를 함유한 가스를 이용하는 플라즈마 처리가 MSQ 의 밀착성을 향상시키는데 효과적임을 알 수 있다.
H2 와 달리, He 는, 반응성은 낮지만 Ar 보다 원자량이 작으므로, 조건에 따라, MSQ 로부터 메틸기만을 제거하는데 이용될 수 있다. 따라서, He 플라즈마 처리 동안, RF 바이어스를 서서히 인가하는 것에 의해 보다 높은 에너지를 가진 He 플라즈마를 이용하여 세정을 수행함으로써, 샘플을 제작하고, 상술한 바와 동일한 방식으로 테이프 테스트를 수행하였다. 그 결과를 아래의 표 2 에 나타낸다.
표 2 는, RF 바이어스를 인가하지 않은 처리에서는 밀착성 향상 효과가 인지되지 않지만, 250 W 이상의 RF 바이어스를 인가할 경우에는, 박리가 발생하지 않아 밀착성이 향상되었음을 나타낸다. 그 이유는, RF 바이어스의 인가가 없는 He 플라즈마의 에너지는 너무 작아 메틸기를 분해할 수 없기 때문이라고 생각된다. 따라서, 그 결과는, 반응성이 없거나 낮은 가스를 이용하는 경우라 하더라도, RF 바이어스를 인가하여 필요한 에너지를 제공함으로써, 메틸기의 분해가 가능하다는 것을 나타낸다. 그러나, Ar 경우에는 RF 바이어스를 인가하는 것에 의해 밀착성이 향상되지 않았으며, 이로부터, 적절한 가스를 선택하지 않으면 이 효과를 달성할 수 없다는 것을 알 수 있다.
표 1 및 표 2 에 나타낸 결과로부터, 반응성이 높은 가스를 함유하는 혼합 가스 (He/H2) 또는 비활성 기체 (He) 의 이용을 통해, MSQ 와 배리어 메탈 계면에서의 밀착성을 향상시킬 수 있음을 알 수 있다. 그러나, 이 향상 효과가 MSQ 표면상의 메틸기 제거에 기인한 것인지의 여부는 여전히 불분명하다. 일반적으로, 메틸기는 소수성인 반면, 수소기와 댕글링 결합은 친수성이다. 따라서, 메틸기를 효과적으로 제거하면, MSQ 표면의 친수성을 증가시켜, 습윤성을 향상시키고, 그것에 의해, 접촉각 (angle of contact) 이 감소될 것이 기대된다. 따라서, 상기 표 1 에 나타낸 것과 동일한 프로세스로 세정을 수행하여 샘플을 제조하고, 물과 MSQ 표면 사이의 접촉각을 측정하였다. 그 결과를 아래의 표 3 및 표 4 에 나타낸다.
표 3 은, 이들 프로세스 간의 테이프 테스트에서의 차이는 분명하지 않았지만, Ar 에칭만을 수행하는 프로세스에 비해, Ar 에칭 후에 (RF 바이어스 없이) He 플라즈마 처리를 수행하는 프로세스에서 접촉각이 약간 감소하였다는 것을 나타내며, 이로부터, He 플라즈마 처리 자체가 밀착성 향상에 효과적임을 알 수 있다. 또한, Ar 에칭 후에 He/H2 플라즈마 처리를 수행하는 프로세스에서, 접촉각은 더 감소했으며, 이로부터, H2 가스가 표면을 리포밍하는데 아주 효과적임을 알 수 있다. 또한, 표 4 는, He 플라즈마 처리라 하더라도 RF 바이어스를 인가함으로써 접촉각이 점차적으로 감소하였으며, 특히, 250 W 이상의 RF 바이어스를 인가할 경우에는, He/H2 플라즈마 처리에서 얻은 것보다 더 높은 표면 리포밍 효과가 얻어졌음을 나타낸다.
이하, 플라즈마 처리에 의해 달성된 효과를 도 4a 및 도 4b 를 참조하여 설명한다. 미처리의 MSQ 표면은 메틸기로 덮여 있고, 예를 들어, MSQ 표면을 H2 플라즈마에 노출함으로써, 도 4a 에 나타낸 바와 같이, MSQ 표면상의 Si-CH3 결합을 Si-H 결합으로 치환한다. 따라서, 큰 분자 구조를 가진 메틸기가 수소로 치환되기 때문에, 배리어 메탈을 형성하는 Si 와 메탈 사이의 거리가 보다 짧아짐으로써, 결합력이 향상된다고 생각한다. 또한, He 플라즈마 처리의 경우에는, 도 4b 에 나타낸 바와 같이, RF 바이어스가 증가함에 따라, MSQ 표면상의 Si-CH3 결합이 끊어져 댕글링 결합이 형성됨으로써, Si 와 배리어 메탈 사이의 결합력이 향상된다고 생각한다.
상기 실험 결과로부터, 본 발명의 밀착성 향상 효과를 달성하기 위해, 메틸기를, 수소와 같이 작은 분자 구조를 가진 기로 치환할 수 있는 반응성이 높은 가스를 함유한 혼합 가스, 또는 MSQ 분자를 전체적으로 (as a whole) 분해하지는 않으면서, 표면을 덮고 있는 메틸기만을 분해할 수 있는 가스를 이용하는 것으로 충분하다는 것을 알 수 있다. He 와 He/H2 이외에, Ne, Ar, Kr, Xe, 및 Rn 과 같은 비활성 기체와 H2 의 혼합 가스, 암모니아를 함유한 가스 등을 이용할 수 있다.
He/H2 플라즈마 처리에 RF 바이어스를 인가할 수 있다. 그러나, 이 경우에는, 수소 원자가 플라즈마에 노출되는 물질의 내부로 침투하고, 특히, 배선 재료로 이용되는 Cu 가 노출되는 경우에는, Cu 가 부서지는 문제가 발생한다. 따라서, 수소 가스를 이용하는 경우에는, RF 바이어스를 최적화해야 한다.
H2 가스와 비활성 기체의 성분비를 고려할 경우, H2 가스의 비가 증가하면, 반응성이 너무 높아져 제어가 불가능해지며, 메틸기의 치환 반응이 표면층뿐만 아니라 내부에서도 발생하여, MSQ 의 유전율 상수가 바람직하지 않게 증가할 가능성이 있다. 이러한 불편을 피하기 위해, H2 와 같이 반응성이 높은 가스는 수 % (a few percent) 정도 함유되도록 성분비를 설정하는 것이 바람직하다 (H2 와 He 의 경우에, H2 는 1 내지 10 % 이고 He 는 99 내지 90 %, 예를 들어, H2 와 He 가 4 % 이고 96 % 이다). 메틸기와의 반응성을 고려할 경우, 암모니아 가스가 가능한 선택일 수 있다. 그러나, 이 경우에는, 배선 재료로 이용되는 Cu 가 암모니아로 질화 (nitridation) 되어, 배선 신뢰성에 대한 부정적인 영향 (adverse effect) 이 우려된다. 이러한 이유로 인해, 암모니아의 농도, RF 바이어스, 처리 시간 등을 최적화할 필요가 있다.
또한, 위에서 특정한 가스를 이용하는 플라즈마 처리에 의해 밀착성을 향상될 수 있는 재료는, 유기 성분을 함유한 재료이거나 큰 분자 구조를 가진 기를 함유한 재료이면 된다. MSQ 이외에, 이 재료는, MHSQ (methylated hydrogen silsesquioxane), SiC (silicon carbide), SiCN (silicon carbonitride), SiOC 또는 SiCOH (silicon oxycarbide or carbon-doped glass), OSG (organo silicated grass) 등, 또는 각각의 다공성막일 수 있다. 또한, 이들 막은 임의의 방법에 의해 형성될 수 있으며, CVD 법 및 코팅법과 같은 임의의 방법이 이용될 수 있다.
도 5a 내지 도 5c 는, MSQ 표면상의 Si-CH3 결합을 Si-H 결합으로 치환할 수 있는 상술한 플라즈마 처리를, 다마신 처리에 적용할 경우의 시퀀스를 나타내는 개략도이다. 기판 (2) 상에 적층된 MSQ (1) 를 포함하는 절연층에 비아 홀 (3) 을 형성할 경우, 메인 표면상의 그리고 비아 홀 (3) 내벽상의 MSQ 노출면은, 도 5a 에 나타낸 바와 같이, 메틸기로 덮여 있다. 이런 상태에서, He/H2 혼합 가스를 이용하는 플라즈마 처리를 적용하면, 도 5b 에 나타낸 바와 같이, 메틸기가 수소로 치환되어, 표면이 친수성으로 바뀌고, 이는 무가 재료에 대한 밀착성을 향상시킨다. 이런 상태에서, 도 5c 에 나타낸 바와 같이, 배리어 메탈 (4) 을 증착하면, MSQ (1) 는 배리어 메탈 (4) 에 강하게 결합하여, CMP 에 의해 비아 홀 (3) 에 배선 메탈을 매입하는 경우라 하더라도, 배리어 메탈 (4) 이 MSQ 표면이나 비아 홀 (3) 내벽으로부터 박리하지 않는다. 따라서, 다층 배선의 신뢰성을 향상시킬 수 있다.
He/H2 혼합 가스 또는 He 가스를 이용하는 플라즈마 처리는 공지되어 있지만, 플라즈마 처리에 의해, MSQ 와 같은 저유전막의 메틸기를 수소로 치환하거나 메틸기를 분해하여 댕글링 결합을 형성함으로써, 배리어 메탈에 대한 밀착성을 향상시키는 효과는 본원 발명자의 지견에 의해 얻어진 신규한 사실이다.
도 6a 내지 도 6c 는, MSQ 표면상의 Si-CH3 결합을 끊어 댕글링 결합을 형성할 수 있는 상술한 플라즈마 처리를, 다마신 프로세스에 적용할 경우의 시퀀스를 나타내는 개략도이다. 기판 (2) 상에 증착된 MSQ (1) 를 포함하는 절연층에 배선 트렌치 패턴 (13) 을 형성할 경우, 메인 표면상의 그리고 배선 트렌치 패턴 (13) 내벽상의 MSQ 노출면은, 도 6a 에 나타낸 바와 같이, 메틸기로 덮여 있다. RF 바이어스의 인가와 함께 He 가스를 이용하는 플라즈마 처리를 적용함으로써, 도 6b 에 나타낸 바와 같이, Si-CH3 결합을 끊어 댕글링 결합을 형성한다.
댕글링 결합층 (25) 으로부터 C 가 방출되는 정도 (releasing degree) 및 그 두께는 플라즈마 처리 조건에 따라 변경될 수 있다. 따라서, 도 6c 에 나타낸 바와 같이, 배리어 메탈 (4) 과 배선 재료 (5) 로 이용되는 Cu 를 배선 트렌치 패턴 (13) 상에 증착함으로써 샘플을 준비하여, C 의 방출 정도와 두께를 변경함으로써, CMP 로 인한 박리에 의해 초래되는 스크래치에 대해 분석하였다. 로컬 EDX 법 (local EDX method) 에 의해, 댕글링 결합층 (25) 의 C 농도 및 그 막두께에 따른 스크래치 결함의 수와 배선 캐패시턴스를 측정하였고, 그 결과를 아래의 표 5 에 나타낸다.
표 5 로부터, 댕글링 결합층 (25) 의 C 농도가 낮아짐에 따라, 밀착성으로 인한 스크래치 결함의 수가 현저하게 감소하였다는 것을 확인할 수 있다. 특히, C 농도가 7 원자% 이하일 경우, 양호한 결과가 얻어졌다. 그러나, 댕글링 결합층 (25) 의 막두께가 41 nm 일 경우에는, 배선 캐패시턴스의 증가가 확인되었다. 따라서, 댕글링 결합층 (25) 의 C 농도는 2 원자% 이상이고 그 막두께는 25 nm 이하인 것이 바람직하다.
그 위에 댕글링 결합층이 형성되어 있는 배선 그루브에, 배리어 메탈로서, Ta 단일층, TaN 단일층, Ta/TaN 적층 (lamination layer) 을 형성함으로써 샘플을 준비하여, 상기와 동일한 방식으로 평가를 수행하였다. 각각의 배리어 메탈에 대해 얻어진 스크래치 결함의 수를 아래의 표 6 에 나타낸다.
표 6 은, 댕글링 결합층 (25) 의 C 농도가 7 원자% 일 경우에는, 스크래치 결함의 수가 모든 배리어 메탈 구조에서 양호하게 적지만, 댕글링 결합층 (25) 의 C 농도가 10 원자% 일 경우에는, 스크래치 결함의 수가 Ta 단일층의 경우에서만 증가하였음을 나타낸다. 따라서, 댕글링 결합층 (25) 과 접촉하는 배리어 메탈 재료는 TaN 인 것이 바람직함을 알 수 있다. 습윤성과 Cu 에 대한 밀착성에서는 Ta 가 TaN 을 능가하므로, 배리어 메탈은 Ta/TaN 적층 구조를 갖는 것이 바람직하다.
Ta/TaN 적층 구조를 가진 배리어 메탈은 공지되어 있었지만, 유기 성분으로 이루어진 기와 Si 의 결합을 가진 저유전막을 이용하는 다마신 프로세스에서 형성된 댕글링 결합층상의 배선 그루브나 비아 홀상에 배리어 메탈을 형성할 경우, Ta/TaN 적층 구조가 최적이라는 것은, 본원 발명자의 지견에 의해 얻어진 새로운 사실이다.
상술한 본 발명의 실시예를 보다 자세히 설명하기 위해, 이하에서는, 첨부된 도면을 참조하여, 본 발명의 구조 및 플라즈마 처리가 적용되는 다마신 프로세스의 구체적인 예들을 설명한다.
(제 1 실시예)
우선, 도 7a 내지 도 9c 를 참조하여, 본 발명의 제 1 실시예에 따른 듀얼 다마신 프로세스를 설명한다. 도 7a 내지 도 9c 는, 본 발명의 구조와 플라즈마 처리가 적용되는 비아 퍼스트 프로세스의 단계적 시퀀스를 나타내는 단면도이다.
먼저, 도 7a 에 나타낸 바와 같이, 공지된 방법에 의해, Cu, Cu 합금 등으로 이루어진 하층 배선 (6) 을 기판 (2) 에 형성한 후, CVD 법, 플라즈마 CVD 법 등에 의해, 제 1 에칭 스토퍼막 (7), 제 1 층간 절연막 (8), 제 2 에칭 스토퍼막 (9), 및 제 2 층간 절연막 (10) 을 하부에서부터 순차적으로 소정 두께로 형성한다. 본 발명의 플라즈마 처리 효과를 달성할 수 있는 막은, 메틸기를 포함하는 MSQ 와 같이 큰 분자 구조를 가진 소수성 기를 함유한 저유전막이면 되고, 이는 MHSQ, SiC, SiCN, SiCOH 등이나 각각의 다공성막일 수 있다. 저유전막은, CVD 및 코팅과 같이 임의의 적절한 수단을 통해 형성될 수 있다.
이하에서는 제 2 층간 절연막 (10) 으로 MSQ 가 이용되는 경우를 설명한다. 그러나, 상기 저유전막을 제 1 층간 절연막 (8) 또는 제 1 및 제 2 층간 절연막 (8 및 10) 모두에도 이용할 수 있다. 또한, 저유전막 이외의 막 재료는 특별히 한정하지 않는다. 에칭 선택비 (etching selection ratio) 가 얻어지는 재료의 조합이면 되고, SiO2, SiN, SiON 등으로부터 필요한 재료를 선택할 수 있다. 제 2 층간 절연막 (10) 으로서 SiO2 이외의 재료가 이용되는 경우에는, 배선의 CMP 단계에서 문제가 발생할 수 있다. 이러한 문제를 방지하기 위해, 제 2 층간 절연막 (10) 상에 캡 절연막을 형성할 수 있다.
다음으로, 노광 (exposing light) 의 반사 제어에 이용될 제 1 반사 방지막 (11a) 을 제 2 층간 절연막 (10) 상에 약 50 nm 의 두께로 증착한 후, 그 위에 비아 홀 패턴을 형성하는데 이용될 화학증폭형 레지스트 (chemically amplified resist) 를 약 600 nm 의 두께로 도포하고, KrF 포토리소그래피에 의해 노광하고 현상한다. 그것에 의해, 제 1 레지스트 패턴 (12a) 이 형성된다.
그 다음, 도 7b 에 나타낸 바와 같이, 공지의 드라이 에칭에 의해, 제 1 반사 방지막 (11a), 제 2 층간 절연막 (10), 제 2 에칭 스토퍼막 (9), 및 제 1 층간 절연막 (8) 을 순차적으로 에칭함으로써, 이들 막을 관통하는 비아 홀 (3) 을 형성한다. 다음으로, 산소 플라즈마 애싱 (oxygen plasma ashing) 및 유기 박리액 (organic separating liquid) 을 이용하는 웨트 처리 (wet treatment) 에 의해, 제 1 레지스트 패턴 (12a) 과 제 1 반사 방지막 (11a) 을 박리하여, 드라이 에칭의 잔류물을 제거한다.
그 다음, 도 7c 에 나타낸 바와 같이, 약 50 nm 의 두께로 제 2 반사 방지막 (11b) 을 증착한 후, 그 위에 화학증폭형 레지스트를 약 600 nm 의 두께로 도포하여, 베이킹하고, KrF 포토리소그래피에 의해 노광하고 현상한다. 그것에 의해, 배선 트렌치 패턴을 형성하는데 이용될 제 2 레지스트 패턴 (12b) 이 형성된다. 그 다음, 노출된 제 2 반사 방지막 (11b) 은 드라이 에칭법에 의해 제거한다.
그 다음, 제 2 에칭 스토퍼막 (9) 을 에칭 스토퍼로 이용하여 제 2 층간 절연막 (10) 을 에칭함으로써, 배선 트렌치 패턴 (13) 을 형성한다. 다음으로, 산소 플라즈마 애싱 및 유기 박리액을 이용하는 웨트 처리에 의해, 제 2 레지스트 패턴 (12b) 과 제 2 반사 방지막 (11b) 을 박리하여, 드라이 에칭의 잔류물을 제거한다 (도 8a 참조).
그 다음, 도 8b 에 나타낸 바와 같이, 드라이 에칭법에 의해, 노출된 제 1 에칭 스토퍼막 (7) 을 제거한 후, 비아 홀 (3) 저부의 하층 배선 (6) 표면을 Ar 가스를 이용하는 스퍼터링에 의해 세정한다.
이러한 상태에서는, 제 2 층간 절연막 (MSQ ; 10) 의 표면, 및 배선 트렌치 패턴 (13) 과 비아 홀 (3) 의 측벽이 메틸기로 덮여 있어, 그 위에 배리어 메탈을 직접적으로 형성하는 것에 의해서는, 양호한 밀착성를 얻을 수 없다. 따라서, 도 8c 에 나타낸 바와 같이, 본 발명의 특징인 플라즈마 처리를 동일 장치 내에서, 즉, Ar 스퍼터링에 이용한 동일 챔버 및 장치 내에서, 또는 진공에서, 즉 진공을 유지하면서 수행한다. 이러한 플라즈마 처리는, He/H2 혼합 가스를 이용하는 플라즈마 처리, 또는 특정한 RF 바이어스의 인가와 함께 He 가스를 이용하는 플라즈마 처리인 것이 바람직하다. 예를 들어, He/H2 혼합 가스를 이용하는 플라즈마 처리가 수행될 경우, 메인 표면 및 트렌치 측벽상에서 노출된 MSQ 의 메틸기는 수소로 치환되며, 그것에 의해, 배리어 메탈에 대한 밀착성이 향상된다.
아래에 나타낸 조건하에서, Ar 스퍼터링, He/H2 플라즈마 처리, 및 He 플라즈마 처리를 수행하는 것이 바람직하다.
<Ar 스퍼터링 처리를 위한 조건>
가스압 : 약 0.2 내지 5 mTorr
가스종 : 아르곤 100 %
RF 전력 : 약 200 W 내지 600 W
RF 바이어스 소스 : 약 200 W 내지 400 W
시간 : 약 60 초
<He/H2 플라즈마 처리를 위한 조건>
가스압 : 약 20 내지 100 mTorr
가스종 : 수소와 헬륨의 혼합 가스,
혼합 백분율은 H2 및 He = 4 % 및 96 % 인 것이 바람직함
RF 전력 : 약 200 W 내지 600 W
시간 : 약 60 초
<He 플라즈마 처리를 위한 조건>
가스압 : 약 20 내지 100 mTorr
가스종 : 헬륨 100 %
RF 전력 : 약 200 W 내지 600 W
RF 바이어스 소스 : 약 200 W 내지 400 W
시간 : 약 60 초
플라즈마 처리에 의해, MSQ 표면을 리포밍한 후, 도 9a 에 나타낸 바와 같이, 배선 재료의 확산을 방지하여 밀착성을 향상시키는데 이용될, Ta 및 TaN 과 같은 배리어 메탈 (4) 을, 예를 들어, 약 30 nm 의 두께로 동일 장치 내에서, 즉, 동일 챔버 및 장치 내에서, 또는 진공에서, 즉, 진공을 유지하며 형성한다. 다음으로, 배선 재료로 이용될 Cu 의 시드 메탈 (seed metal ; 19) 을 약 100 nm 의 막두께로 형성하여, Cu-도금의 성장을 보다 용이하게 한다. 이 경우, TaN 의 질소 농도는 10 원자% 에서 50 원자% 범위로 설정하는 것이 바람직하다.
그 다음, 도 9b 에 나타낸 바와 같이, 도금에 의해, 배선 재료로 이용될 Cu 를 형성하여, 배선 트렌치 패턴 (13) 과 비아 홀 (3) 을 Cu 로 채운 후, 도 9c 에 나타낸 바와 같이, CMP 에 의해 연마함으로써 여분의 Cu 와 배리어 메탈을 제거하여 표면을 평탄화한다. 그것에 의해, 듀얼 다마신 구조가 완성된다.
상기 방법에 의해 얻어진 반도체 디바이스에서는, 종래의 예에서 설명한, MSQ 계면에서의 배리어 메탈 박리나 MSQ 표면상의 스크래치가 인지되지 않으며, 이는, 본 발명의 플라즈마 처리가 MSQ 를 이용하는 프로세스에 대해 효과적임을 입증한다.
(제 2 실시예)
이하, 도 10a 내지 도 13b 를 참조하여, 본 발명의 제 2 실시예에 따른 듀얼 다마신 프로세스를 설명한다. 도 10a 내지 도 13b 는, 본 발명의 구조 및 플라즈마 처리가 적용된 듀얼 하드 마스크 프로세스의 단계적 시퀀스를 나타내는 단면도이다.
우선, 상기 제 1 실시예와 동일한 방식으로, 도 10a 에 나타낸 바와 같이, 공지된 방법에 의해, Cu, Cu 합금 등으로 이루어진 하층 배선 (6) 을 기판 (2) 에 형성한 후, CVD 법, 플라즈마 CVD 법 등에 의해, 제 1 에칭 스토퍼막 (7), 제 1 층간 절연막 (8), 제 2 에칭 스토퍼막 (9), 및 제 2 층간 절연막 (10) 을 하부에서부터 순차적으로 형성한다. 그 다음, 이 실시예에서는, 이들 막상에, 배선 트렌치 패턴용 에칭 마스크로 이용될 제 1 하드 마스크막 (16) 과 제 2 하드 마스크막 (17) 을 증착한다.
또한, 이 실시예서는, 제 2 층간 절연막 (10) 으로 MSQ 가 이용된 경우를 설명한다. 그러나, 제 2 층간 절연막 (10) 대신에 또는 제 2 층간 절연막 (10) 과 함께, 제 1 층간 절연막 (8), 제 1 하드 마스크막 (16), 및 제 2 하드 마스크막 (17) 중의 하나 이상이, MSQ, MHSQ, SiC, SiCN, SiOC, SiCOH, 및 OSG 와 같은 유기 성분으로 이루어진 기와 Si 의 결합을 가진 저유전막일 수 있다.
다음으로, 제 2 하드 마스크막 (17) 상에 제 1 반사 방지막 (11a) 을 약 50 nm 의 두께로 형성한 후, 그 위에 화학증폭형 레지스트를 약 600 nm 두께로 도포하고, KrF 포토리소그래피에 의해 노광하고 현상한다. 그것에 의해, 제 1 레지스트 패턴 (12a) 이 형성된다.
그 다음, 도 10b 에 나타낸 바와 같이, 공지의 드라이 에칭에 의해, 제 1 레지스트 패턴 (12a) 을 이용하여 제 1 반사 방지막 (11a) 과 제 2 하드 마스크막 (17) 을 에칭함으로써, 에칭에 의해 배선 트렌치 패턴을 형성하는데 이용될 개구를 형성한다. 다음으로, 산소 플라즈마 애싱 및 유기 박리액을 이용하는 웨트 처리에 의해, 제 1 레지스트 패턴 (12a) 과 제 1 반사 방지막 (11a) 을 박리하여, 드라이 에칭의 잔류물을 제거한다.
그 다음, 도 10c 에 나타낸 바와 같이, 제 2 반사 방지막 (11b) 을 약 50 nm 의 두께로 형성한 후, 그 위에 화학증폭형 레지스트를 약 600 nm 두께로 도포하여 베이킹하고, KrF 포토리소그래피에 의해 노광하고 현상한다. 그것에 의해, 제 2 하드 마스크막의 에칭된 영역 내에 개구를 갖는, 비아 홀 (3) 을 형성하는데 이용될 제 2 레지스트 패턴 (12b) 이 형성된다.
그 다음, 도 11a 에 나타낸 바와 같이, 제 2 레지스트 패턴 (12b) 을 마스크로 이용하는 공지의 드라이 에칭에 의해, 제 2 반사 방지막 (11b), 제 1 하드 마스크막 (16), 제 2 층간 절연막 (10), 제 2 에칭 스토퍼막 (9), 및 제 1 층간 절연막 (8) 을 에칭함으로써, 이들 막을 관통하는 비아 홀 (3) 을 형성한다.
그 다음, 도 11b 에 나타낸 바와 같이, 산소 플라즈마 애싱 및 유기 박리액을 이용하는 웨트 처리에 의해, 제 2 레지스트 패턴 (12b) 및 제 2 반사 방지막 (11b) 을 박리하여, 드라이 에칭의 잔류물을 제거한다.
그 다음, 도 11c 에 나타낸 바와 같이, 제 2 하드 마스크막 (17) 을 마스크로 이용하는 공지의 드라이 에칭에 의해, 제 1 하드 마스크막 (16) 및 제 2 층간 절연막 (10) 을 에칭하여, 배선 트렌치 패턴 (13) 을 형성한다.
그 다음, 도 12a 에 나타낸 바와 같이, 드라이 에칭에 의해, 노출된 제 1 에칭 스토퍼막 (7) 을 제거한 후, Ar 가스를 이용하는 스퍼터링에 의해, 비아 홀 (3) 하부의 하층 배선 (6) 표면을 세정한다. 다음으로, 도 12b 에 나타낸 바와 같이, 본 발명의 특징인 플라즈마 처리를 동일 장치내에서, 즉, Ar 스퍼터링에 이용된 동일 챔버와 장치 내에서, 또는 진공에서, 즉, 진공을 유지하면서 수행한다. 플라즈마 처리의 방법, 조건, 가스종 등은 상술한 제 1 실시예에서 기술한 것과 동일하다.
플라즈마 처리에 의해 MSQ 표면을 리포밍한 후, 도 12c 에 나타낸 바와 같이, 배선 재료의 확산을 방지하여 밀착성을 향상시키는데 이용될, Ta 및 TaN 과 같은 배리어 메탈 (4) 을, 예를 들어, 약 30 nm 의 두께로 동일 장치내에서, 즉, 동일 챔버 및 장치내에서, 또는 진공에서, 즉, 진공을 유지하면서 형성한다. 다음으로, 배선 재료로 이용될 Cu 의 시드 메탈 (19) 을 약 100 nm 의 막두께로 형성하여, 구리-도금의 성장을 보다 용이하게 한다. 이 경우, TaN 의 질소 농도는 10 원자% 로부터 50 원자% 범위로 설정하는 것이 바람직하다.
그 다음, 도 13a 에 나타낸 바와 같이, 도금에 의해 배선 재료로 이용될 Cu 를 형성하여, Cu 로 배선 패턴 (13) 과 비아 홀 (3) 을 채운 후, 도 13b 에 나타낸 바와 같이, CMP 에 의해 연마하여 여분의 Cu 와 배리어 메탈을 제거함으써 표면을 평탄화한다. 그것에 의해, 듀얼 다마신 구조가 완성된다.
유기막이 모든 층간 절연막으로 이용되는 경우에는, 도 11a 의 단계에서, 제 2 반사 방지막 (11b), 제 1 하드 마스크막 (16), 제 2 층간 절연막 (10), 및 제 2 에칭 스토퍼막 (9) 모두를, 제 2 레지스트 패턴 (12b) 을 이용하여 에칭한다. 그 다음, 도 11c 의 단계에서는, 제 2 하드 마스크막 (17) 을 이용하는, 제 1 하드 마스크막 (16) 과 제 2 층간 절연막 (10) 의 에칭에 의해, 배선 트렌치 패턴 (13) 을 형성할 수 있을 뿐만 아니라, 동시에, 제 1 층간 절연막 (8) 의 에칭에 의해, 제 1 에칭 스토퍼막 (7) 을 관통하는 비아 홀 (3) 을 형성할 수 있다.
이러한 방식으로 얻어진 반도체 디바이스에서는, 상기 제 1 실시예와 마찬가지로, MSQ 계면에서의 배리어 메탈 박리나 MSQ 표면상의 스크래치가 인지되지 않으며, 이는, 본 발명의 구조 및 플라즈마 처리가 MSQ 를 이용하는 프로세스에 대해 효과적임을 입증한다.
(제 3 실시예)
도 14a 내지 도 17c 를 참조하여, 본 발명의 제 3 실시예에 따른 싱글 다마신 프로세스를 설명한다. 도 14a 내지 도 17c 는, 본 발명의 구조 및 플라즈마 처리가 적용된 싱글 다마신 프로세스의 단계적 시퀀스를 나타내는 단면도이다.
우선, 도 14a 에 나타낸 바와 같이, CVD 법, 플라즈마 CVD 법 등에 의해, 하층 배선 (6) 상에, 제 1 에칭 스토퍼막 (7) 및 제 1 층간 절연막 (8) 을 하부에서부터 순차적으로 소정 두께로 형성한다. 그 다음, 노광의 반사를 제어하는데 이용될 제 1 반사 방지막 (11a) 을 제 1 층간 절연막 (8) 상에 약 50 nm 의 두께로 증착한 후, 그 위에 비아 홀 패턴을 형성하는데 이용될 화학증폭형 레지스트를 약 500 nm 의 두께로 도포하고, ArF 포토리소그래피에 의해 노광하고 현상한다. 그것에 의해, 제 1 레지스트 패턴이 형성된다.
본 발명의 플라즈마 처리 효과를 달성할 수 있는 막은, 메틸기를 포함하는 MSQ 와 같이 큰 분자 구조를 가진 소수성 기를 함유한 저유전막이면 되고, 이는 MHSQ, SiC, SiCN, SiOC, SiCOH, OSG 등, 또는 각각의 다공성막일 수 있다. CVD 및 코팅과 같은 임의의 적절한 수단에 의해, 저유전막을 형성할 수 있다.
이하에서는, 제 1 층간 절연막 (8) 과 제 2 층간 절연막 (10) 모두에 MSQ 가 이용된 경우를 설명한다. 그러나, 저유전막이 제 1 층간 절연막 (8) 과 제 2 층간 절연막 (10) 중의 하나로만 이용될 수도 있다. 또한, 저유전막 이외의 막 재료는 특별히 한정하지 않는다. 에칭 선택비가 얻어지는 재료의 조합이면 되고, 이 재료는 SiO2, SiN, SiON, SiC, SiCN 등으로부터 필요에 따라 선택될 수 있다.
그 다음, 도 14b 에 나타낸 바와 같이, 공지의 드라이 에칭에 의해, 제 1 반사 방지막 (11a) 과 제 1 층간 절연막 (8) 을 순차적으로 에칭하여, 이들 막을 관통하는 비아 홀 (3) 을 형성한다. 다음으로, 산소 플라즈마 애싱 및 유기 박리액을 이용하는 웨트 처리에 의해, 제 1 레지스트 패턴 (12a) 과 제 1 반사 방지막 (11a) 을 박리하여, 드라이 에칭의 잔류물을 제거한다.
그 다음, 도 14c 에 나타낸 바와 같이, 드라이 에칭법에 의해, 노출된 제 1 에칭 스토퍼막 (7) 을 제거한 후, Ar 가스를 이용하는 스퍼터링에 의해, 비아 홀 (3) 하부의 하층 배선 (6) 표면을 세정한다. 그 다음, 본 발명의 특징인 플라즈마 처리를 동일 장치내에서, 즉, Ar 스퍼터링에 이용된 동일 챔버 및 장치내에서, 또는 진공에서, 즉, 진공을 유지하면서 수행한다. 플라즈마 처리의 방법, 조건, 가스종 등은 상기 제 1 실시예에서 기술한 것과 동일하다.
이 실시예는, He 플라즈마 처리가 수행된 경우를 설명한다. He 플라즈마 처리에 의해 MSQ 표면상에 댕글링 결합을 형성한 후, 도 15a 에 나타낸 바와 같이, 배선 재료의 확산을 방지하여 밀착성을 향상시키는데 이용될, Ta 및 TaN 과 같은 배리어 메탈 (4) 을 약 30 nm 의 두께로 동일 장치내에서, 즉, 동일 챔버 및 장치내에서, 또는 진공에서, 즉, 진공을 유지하면서 형성한다. 다음으로, 배선 재료로 이용될 Cu 의 시드 메탈 (19) 을 약 100 nm 의 두께로 형성하여, 구리-도금의 성장을 보다 용이하게 한다. 이 경우, TaN 의 질소 농도는 10 원자% 로부터 50 원자% 의 범위로 설정하는 것이 바람직하다.
그 다음, 도금에 의해 배선 재료 (5) 로 이용될 Cu 를 형성하여, Cu 로 비아 홀 (3) 을 채운 후, 도 15b 에 나타낸 바와 같이, CMP 를 통한 연마에 의해 여분의 Cu 와 배리어 메탈을 제거함으로써, 표면을 평탄화한다. 그것에 의해, 비아 플러그가 완성된다. 다음으로, 도 15c 에 나타낸 바와 같이, 제 2 에칭 스토퍼막 (9) 과 제 2 층간 절연막 (10) 을 하부에서부터 순차적으로, 배선의 이용을 위한 소정 두께로 형성한다.
그 다음, 도 16a 에 나타낸 바와 같이, 노광의 제어에 이용할 제 2 반사 방지막 (11b) 을 제 2 층간 절연막 (10) 상에 약 50 nm 의 두께로 증착한 후, 그 위에 비아 홀 패턴을 형성하는데 이용될 화학증폭형 레지스트를 약 400 nm 의 두께로 도포하고, ArF 포토리소그래피에 의해 노광하고 현상한다. 그것에 의해, 제 2 레지스트 패턴 (12b) 이 형성된다.
그 다음, 도 16b 에 나타낸 바와 같이, 공지의 드라이 에칭에 의해, 제 2 반사 방지막 (11b) 과 제 2 층간 절연막 (10) 을 순차적으로 에칭함으로써, 이들 막을 관통하는 배선 트렌치 패턴 (13) 을 형성한다. 다음으로, 산소 플라즈마 애싱 및 유기 박리액을 이용하는 웨트 처리에 의해, 제 2 레지스트 패턴 (12b) 과 제 2 반사 방지막 (11b) 을 박리하여, 드라이 에칭의 잔류물을 제거한다.
그 다음, 도 17a 에 나타낸 바와 같이, 드라이 에칭법에 의해, 노출된 제 2 에칭 스토퍼막 (9) 을 제거한 후, Ar 가스를 이용하는 스퍼터링에 의해, 배선 트렌치 패턴 (13) 하부의 비아 패턴 표면을 세정한다. 다음으로, 본 발명의 특징인 플라즈마 처리를, 동일 장치내에서, 즉, Ar 스퍼터링에 이용된 동일 챔버 및 장치내에서, 또는 진공에서, 즉, 진공을 유지하면서 수행한다. 방법, 조건, 가스종 등은, 비아 플러그를 형성할 때 적용한 것과 동일하다.
이 실시예에서는, He 플라즈마 처리가 수행된 경우를 설명한다. He 플라즈마 처리에 의해 MSQ 표면상에 댕글링 결합층을 형성한 후, 도 17b 에 나타낸 바와 같이, 배선 재료의 확산을 방지하여 밀착성을 향상시키는데 이용될, Ta 및 TaN 과 같은 배리어 메탈 (4) 을, 예를 들어, 약 30 nm 의 두께로 동일 장치내에서, 즉, 동일 챔버 및 장치내에서, 또는 진공에서, 즉, 진공을 유지하면서 형성한다. 그 다음, 배선 재료로 이용될 Cu 의 시드 메탈 (19) 을 약 100 nm 의 두께로 형성하여 구리-도금의 성장을 보다 용이하게 한다. 이 경우, TaN 의 질소 농도는 10 원자% 로부터 50 원자% 의 범위로 설정하는 것이 바람직하다.
그 다음, 도금에 의해, 배선 재료 (5) 로 이용될 Cu 를 형성하여 배선 트렌치 패턴 (13) 을 Cu 로 채운 후, 도 17c 에 나타낸 바와 같이, CMP 를 통한 연마에 의해 여분의 Cu 와 배리어 메탈을 제거함으로써, 표면을 평탄화한다. 그것에 의해, 싱글 다마신 구조가 완성된다.
이러한 방식으로 얻어진 반도체 디바이스에서는, 상기 제 1 및 제 2 실시예와 마찬가지로, MSQ 계면에서의 배리어 메탈의 박리나 MSQ 표면상의 스크래치가 인지되지 않으며, 이는, 본 발명의 구조 및 플라즈마 처리가 MSQ 를 이용하는 프로세스에 대해 효과적임을 입증한다.
(제 4 실시예)
도 18a 내지 도 21c 를 참조하여, 본 발명의 제 4 실시예에 따른 싱글 다마신 프로세스를 설명한다. 도 18a 내지 도 21c 는, 본 발명의 구조 및 플라즈마 처리가 적용된 싱글 다마신 프로세스의 단계적 시퀀스를 나타내는 단면도이다.
우선, 도 18a 에 나타낸 바와 같이, CVD 법, 플라즈마 CVD 법 등에 의해, 하층 배선 (6) 상에 제 1 에칭 스토퍼막 (7), 제 1 층간 절연막 (8), 및 제 1 캡 절연막 (23) 을 하부에서부터 순차적으로 소정 두께로 형성한다. 그 다음, 노광의 반사 제어에 이용될 제 1 반사 방지막 (11a) 을 제 1 캡 절연막 (23) 상에 약 50 nm 의 두께로 증착한 후, 그 위에 비아 홀 패턴을 형성하는데 이용될 화학증폭형 레지스트를 약 500 nm 의 두께로 도포하고, ArF 포토리소그래피에 의해 노광하고 현상한다. 그것에 의해, 제 1 레지스트 패턴 (12a) 이 형성된다.
본 발명의 플라즈마 처리의 효과를 달성할 수 있는 막은, 메틸기를 포함하는 MSQ 와 같이 큰 분자 구조를 가진 소수성 기를 함유한 저유전막이면 되고, 이는, MHSQ, SiC, SiCN, SiOC, SiCOH, OSG 등, 또는 각각의 다공성막일 수 있다. 또한, CVD 및 코팅과 같은 임의의 적절한 수단에 의해, 저유전막을 형성할 수 있다.
이 실시예는, 제 1 층간 절연막 (8) 과 제 2 층간 절연막 (10) 모두에 SiOC 가 이용된 경우를 설명한다. 그러나, 제 1 층간 절연막 (8) 과 제 2 층간 절연막 (10) 중 하나에만 저유전막이 이용될 수도 있다. 또한, 저유전막 이외의 막 재료는 특별히 한정하지 않는다. 에칭 선택비가 얻어지는 재료의 조합이면 되고, SiO2, SiN, SiON, SiC, SiCN 등으로부터 필요한 재료를 선택할 수 있다.
그 다음, 도 18b 에 나타낸 바와 같이, 공지의 드라이 에칭에 의해, 제 1 반사 방지막 (11a), 제 1 캡 절연막 (23), 및 제 1 층간 절연막 (8) 을 에칭함으로써, 이들 막을 관통하는 비아 홀 (3) 을 형성한다. 다음으로, 산소 플라즈마 애싱 및 유기 박리액을 이용하는 웨트 처리에 의해, 제 1 레지스트 패턴 (12a) 과 제 1 반사 방지막 (11a) 을 박리하여, 드라이 에칭의 잔류물을 제거한다.
그 다음, 도 18c 에 나타낸 바와 같이, 드라이 에칭법에 의해, 노출된 제 1 에칭 스토퍼막 (7) 을 제거한 후, Ar 가스를 이용하는 스퍼터링에 의해, 비아 홀 (3) 하부의 하층 배선 (6) 표면을 세정한다. 다음으로, 본 발명의 특징인 플라즈마 처리를 동일 장치내에서, 즉, Ar 스퍼터링이 이용된 동일 챔버 및 장치내에서, 또는 진공에서, 즉, 진공을 유지하면서 수행한다. 플라즈마 처리의 방법, 조건, 가스종 등은 상기 제 1 내지 제 3 실시예에서 기술한 것과 동일하다.
이 실시예에서는, He 플라즈마 처리가 수행되는 경우를 설명한다. SiOC 가 노출된 쪽의 표면상에 He 플라즈마 처리에 의해 댕글링 결합층을 형성한 후, 도 19a 에 나타낸 바와 같이, 배선 재료의 확산을 방지하여 밀착성을 향상시키는데 이용될, Ta 및 TaN 과 같은 배리어 메탈 (4) 을, 예를 들어, 약 30 nm 의 두께로 동일 장치내에서, 즉, 동일 챔버 및 장치내에서, 또는 진공에서, 즉, 진공을 유지하면서 형성한다. 다음으로, 배선 재료로 이용될 Cu 의 시드 메탈 (19) 을 약 100 nm 의 막두께로 형성하여, Cu-도금 성장을 보다 용이하게 한다. 이 경우, TaN 의 질소 농도는 10 원자% 로부터 50 원자% 의 범위로 설정하는 것이 바람직하다.
그 다음, 도금에 의해, 배선 재료 (5) 로 이용될 Cu 를 형성하여, Cu 로 비아 홀 (3) 을 채운 후, 도 19b 에 나타낸 바와 같이, CMP 를 통한 연마에 의해 여분의 Cu 와 배리어 메탈을 제거함으로써, 표면을 평탄화한다. 그것에 의해, 비아 플러그가 완성된다. 다음으로, 도 19c 에 나타낸 바와 같이, 제 2 에칭 스토퍼막 (9), 제 2 층간 절연막 (10), 및 제 2 캡 절연막 (24) 을 배선에 이용하기 위한 소정 두께로 하부에서부터 순차적으로 형성한다.
그 다음, 도 20a 에 나타낸 바와 같이, 제 2 캡 절연막 (24) 상에 노광의 반사를 제어하는데 이용될 제 2 반사 방지막 (11b) 을 약 50 nm 의 두께로 증착한 후, 그 위에 비아 홀 패턴을 형성하는데 이용될 화학증폭형 레지스트를 약 400 nm 의 두께로 도포하고, ArF 포토리소그래피에 의해 노광하고 현상한다. 그것에 의해, 제 2 레지스트 패턴이 형성된다.
그 다음, 도 20b 에 나타낸 바와 같이, 공지의 드라이 에칭에 의해, 제 2 반사 방지막 (11b), 제 2 캡 절연막 (24), 및 제 2 층간 절연막 (10) 을 순차적으로 에칭함으로써, 이들 막을 관통하는 배선 트렌치 패턴 (13) 을 형성한다. 그 다음, 산소 플라즈마 애싱 및 유기 박리액을 이용하는 웨트 처리에 의해, 제 2 레지스트 패턴 (12b) 및 제 2 반사 방지막 (11b) 을 박리하여, 드라이 에칭의 잔류물을 제거한다.
그 다음, 도 21a 에 나타낸 바와 같이, 드라이 에칭법에 의해, 노출된 제 2 에칭 스토퍼막 (9) 을 제거한 후, Ar 가스를 이용하는 스퍼터링에 의해, 배선 트렌치 패턴 (13) 하부의 비아 패턴 표면을 세정한다. 그 다음, 본 발명의 특징인 플라즈마 처리를 동일 장치내에서, 즉, Ar 스퍼터링에 이용된 동일 챔버 및 장치내에서, 또는 진공으로, 즉, 진공을 유지하면서 수행한다. 방법, 조건, 가스종 등은 비아 플러그를 형성할 경우에 적용된 것과 동일하다.
이 실시예는 He 플라즈마 처리를 수행한 경우를 설명한다. He 플라즈마 처리에 의해, SiOC 가 노출된 측의 표면상에 댕글링 결합층을 형성한 후, 도 21b 에 나타낸 바와 같이, 배선 재료의 확산을 방지하여 밀착성을 향상시키는데 이용될, Ta 및 TaN 과 같은 배리어 메탈 (4) 을, 예를 들어, 약 30 nm 의 두께로 동일 장치내에서, 즉, 동일 챔버 및 장치내에서, 또는 진공으로, 즉, 진공을 유지하면서 형성한다. 그 다음, 배선 재료로 이용될 시드 메탈 (19) 을 약 100 nm 의 두께로 형성하여 Cu-도금의 성장을 용이하게 한다. 이 경우, TaN 의 질소 농도는 10 원자% 로부터 50 원자% 의 범위로 설정하는 것이 바람직하다.
그 다음, 도금에 의해, 배선 재료 (5) 로 이용될 Cu 를 형성하여 배선 트렌치 패턴 (13) 을 Cu 로 채운 후, 도 21c 에 나타낸 바와 같이, CMP 를 통한 연마에 의해 여분의 Cu 와 배리어 메탈을 제거함으로써 표면을 평탄화한다. 그것에 의해, 싱글 다마신 구조가 완성된다.
이러한 방식으로 얻어진 반도체 장치에서는, 상기 제 1 내지 제 3 실시예와 마찬가지로, SiOC 계면에서의 배리어 메탈 박리가 인지되지 않는데, 이는, 본 발명의 플라즈마 처리가 SiOC 를 이용하는 프로세스에 효과적임을 입증한다.
상기 실시예들은, 본 발명의 구조 및 He/H2 혼합 가스 또는 He 가스를 이용하는 플라즈마 처리가 비아 퍼스트 프로세스 및 듀얼 하드 마스크 프로세스에 적용되는 경우를 설명하는데, 이들은 듀얼 다마신 프로세스에 포함된다. 그러나, 본 발명은 상기 실시예들에 한정되지 않으며, 메틸기와 같이 큰 분자 구조를 갖는 기를 함유한 저유저율막의 노출된 표면상에 배리어 메탈과 같은 금속막을 증착하는 단계를 포함하는 임의의 반도체 프로세스에 적용될 수 있다.
상술한 바와 같이, 본 발명의 반도체 디바이스 제조 방법에 따르면, MSQ, MHSQ, SiC, SiCN, SiOC, 및 SiCOH 와 같은 저유전막을 포함하는 절연층에 형성된 트렌치나 비아 홀상에, 배리어 메탈과 같은 금속막을 증착하는 단계를 포함하는 다마신 프로세스에서, CMP 동안 배리어 메탈이 박리되며 저유전막상에 스크래치가 남거나, 다층 배선에 기인하는 스트레스로 인해 배리어 메탈/저유전막 계면에서 막 박리가 발생하는 문제를 방지할 수 있다.
그 이유는 다음과 같다. 즉, 배리어 메탈 증착의 선행-단계로서 배선 트렌치 패턴이나 비아 홀을 형성한 후, He/H2 혼합 가스를 이용하는 플라즈마 처리 또는 RF 바이어스의 인가와 함께 He 가스를 이용하는 플라즈마 처리에 의해, 본 발명의 구조를 형성함으로써, MSQ 와 같은 저유전막 표면상의 메틸기를 수소로 치환하거나 리포밍에 의해 친수성이 되도록 분해함으로써, 무기 재료에 대한 밀착성을 향상시킬 수 있기 때문이다.
도 1a 내지 도 1c 는 종래의 비아 퍼스트 프로세스의 단계적 시퀀스 (step-by-step sequence) 를 나타내는 단면도.
도 2a 내지 도 2c 는 종래의 비아 퍼스트 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 3a 및 도 3b 는 종래의 비아 퍼스트 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 4a 및 도 4b 는 본 발명의 플라즈마 처리의 메커니즘을 나타내는 개략도.
도 5a 내지 도 5c 는 본 발명의 플라즈마 처리를 포함하는 제조 시퀀스의 일부를 나타내는 단면도.
도 6a 내지 도 6c 는 본 발명의 구조 및 플라즈마 처리를 포함하는 제조 시퀀스의 일부를 나타내는 단면도.
도 7a 내지 도 7c 는 본 발명의 제 1 실시예에 따른 비아 퍼스트 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 8a 내지 도 8c 는 본 발명의 제 1 실시예에 따른 비아 퍼스트 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 9a 내지 도 9c 는 본 발명의 제 1 실시예에 따른 비아 퍼스트 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 10a 내지 도 10c 는 본 발명의 제 2 실시예에 따른 듀얼 하드 마스크 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 11a 내지 도 11c 는 본 발명의 제 2 실시예에 따른 듀얼 하드 마스크 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 12a 내지 도 12c 는 본 발명의 제 2 실시예에 따른 듀얼 하드 마스크 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 13a 및 도 13b 는 본 발명의 제 2 실시예에 따른 듀얼 하드 마스크 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 14a 내지 도 14c 는 본 발명의 제 3 실시예에 따른 싱글 다마신 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 15a 내지 도 15c 는 본 발명의 제 3 실시예에 따른 싱글 다마신 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 16a 및 도 16b 는 본 발명의 제 3 실시예에 따른 싱글 다마신 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 17a 내지 도 17c 는 본 발명의 제 3 실시예에 따른 싱글 다마신 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 18a 내지 도 18c 는 본 발명의 제 4 실시예에 따른 싱글 다마신 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 19a 내지 도 19c 는 본 발명의 제 4 실시예에 따른 싱글 다마신 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 20a 및 도 20b 는 본 발명의 제 3 실시예에 따른 싱글 다마신 프로세스의 단계적 시퀀스를 나타내는 단면도.
도 21a 내지 도 21c 는 본 발명의 제 4 실시예에 따른 싱글 다마신 프로세스의 단계적 시퀀스를 나타내는 단면도.
* 발명의 주요 부분에 대한 부호의 설명 *
1 : MSQ 2 : 기판
3 : 비아 홀 4 : 배리어 메탈
5 : 배선 재료 6 : 하층 배선
7 : 제 1 에칭 스토퍼막 8 : 제 1 층간 절연막
9 : 제 2 에칭 스토퍼막 10 : 제 2 층간 절연막
11a : 제 1 반사 방지막 11b : 제 2 반사 방지막
12a : 제 1 레지스트 패턴 12b : 제 2 레지스트 패턴
13 : 배선 트렌치 패턴 16 : 제 1 하드 마스크막
17 : 제 2 하드 마스크막 18 : 제 2 층간 절연막
19 : 시드 메탈 20 : 박리
21 : 스크래치

Claims (18)

  1. Si 및 C 의 결합을 갖는 저유전막으로 형성되는 절연층;
    상기 절연층에 형성되는 비아 홀 및 배선 그루브 중 하나의 표면 상에 형성되고, 상기 저유전막의 일측 상에서는 TaN (tantalum nitride) 으로 이루어지고 타측 상에서는 Ta (tantalum) 로 이루어지는 배리어 메탈; 및
    상기 배리어 메탈을 통해, 상기 절연층에 형성된 상기 비아 홀 및 상기 배선 그루브 중 하나에 매입되는 배선 재료를 포함하며,
    상기 저유전막은 상기 배리어 메탈이 접촉하는 표면 상에, 상기 저유전막의 내부 영역에 비해 비교적 저농도의 유기 성분을 갖고 탄소 (C) 농도가 7 원자% 이하인 영역을 갖는 반도체 디바이스.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 영역의 탄소 (C) 농도는 7 원자% 이하이며 2 원자% 이상인 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 영역은 25 nm 이하의 두께를 갖는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 영역은 Si 와 수소 (H) 의 결합을 갖는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 저유전막은 MSQ (methyl silsesquioxane), MHSQ (methylated hydrogen silsesquioxane), SiC (silicon carbide), SiOC 또는 SiCOH (silicon oxycarbide or carbon-doped glass), OSG (organo silicated grass), SiCN (silicon carvonitride), 및 이들 중 하나의 다공성막으로 이루어진 군으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 디바이스.
  7. 삭제
  8. 저유전막의 노출된 표면상의 유기 성분으로 이루어진 기의 적어도 일부를 수소로 치환할 수 있는 가스, 및 유기 성분으로 이루어진 기의 적어도 일부를 분해하여 댕글링 결합을 형성할 수 있는 가스 중 하나를 이용하여, 플라즈마 처리를 수행하는 단계; 및
    배리어 메탈을 통해, 유기 성분으로 이루어진 기와 Si 의 결합을 갖는 상기 저유전막을 포함하는 절연층에 형성된 비아 홀 및 배선 그루브 중의 하나에 배선 재료를 매입하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 배선 패턴이 형성된 기판상에, 적어도 제 1 층간 절연막 및 제 2 층간 절연막을 순차적으로 형성하는 단계;
    상기 제 2 층간 절연막상에 형성된 제 1 레지스트 패턴을 이용하여, 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막을 관통하는 비아 홀을 형성하는 단계;
    상기 제 1 레지스트 패턴을 제거한 다음, 상기 제 2 층간 절연막상에 형성된 제 2 레지스트 패턴을 이용하는 상기 제 2 층간 절연막의 에칭에 의해, 트렌치 패턴을 형성하는 단계;
    상기 제 2 층간 절연막상에 그리고 상기 비아 홀과 상기 트렌치 패턴의 내벽상에 배리어 메탈을 증착하는 단계;
    배선 재료를 증착한 다음, 상기 배선 재료를 상기 비아 홀과 상기 트렌치 패턴의 내부에 매입하는 단계; 및
    CMP 에 의해, 상기 배선 재료와 상기 배리어 메탈의 여분 (extra portion) 을 제거하고 표면을 평탄화하는 단계를 포함하고,
    상기 제 1 층간 절연막 및 상기 제 2 층간 절연막 중 적어도 하나는 유기 성분으로 이루어진 기와 Si 의 결합을 가지며;
    상기 저유전막의 노출된 표면상의 유기 성분으로 이루어진 기의 적어도 일부를 수소로 치환할 수 있는 가스, 및 유기 성분으로 이루어진 기의 적어도 일부를 분해하여 댕글링 결합을 형성하는 가스 중 하나를 이용하여, 상기 배리어 메탈을 증착하기 전에, 플라즈마 처리를 수행하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 배선 패턴이 형성된 기판상에, 적어도 제 1 층간 절연막, 제 2 층간 절연막, 및 하드 마스크 재료를 증착하는 단계;
    상기 하드 마스크 재료상에 형성된 제 1 레지스트 패턴을 이용하는 상기 하드 마스크 재료의 에칭에 의해, 하드 마스크를 형성하는 단계;
    상기 하드 마스크상에 형성된 제 2 레지스트 패턴을 이용하여, 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막을 관통하는 비아 홀을 형성하는 단계;
    상기 제 2 레지스트 패턴을 제거한 다음, 상기 하드 마스크를 이용하는 상기 제 2 층간 절연막의 에칭에 의해, 트렌치 패턴을 형성하는 단계;
    상기 제 2 층간 절연막 상에 그리고 상기 비아 홀과 상기 트렌치 패턴의 내벽상에 배리어 메탈을 증착하는 단계;
    배선 재료를 증착한 다음, 상기 배선 재료를 상기 비아 홀과 상기 트렌치 패턴의 내부에 매입하는 단계; 및
    CMP 에 의해, 상기 배선 재료와 상기 배리어 메탈의 여분을 제거하고 표면을 평탄화하는 단계를 포함하고,
    상기 제 1 층간 절연막, 상기 제 2 층간 절연막, 및 상기 하드 마스크 중 적어도 하나는 유기 성분으로 이루어진 기와 Si 의 결합을 가지며;
    상기 저유전막의 노출된 표면상의 유기 성분으로 이루어진 기의 적어도 일부를 수소로 치환할 수 있는 가스, 및 유기 성분으로 이루어진 기의 적어도 일부를 분해하여 댕글링 결합을 형성하는 가스 중 하나를 이용하여, 상기 배리어 메탈을 증착하기 전에, 플라즈마 처리를 수행하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 8 항 내지 제 10 항 중의 어느 한 항에 있어서,
    상기 플라즈마 처리와 상기 배리어 메탈의 증착 단계는 동일한 장치 및 진공의 조건 중 하나에서 (under one of in situ and in vacuo conditions) 수행되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 8 항 내지 제 10 항 중의 어느 한 항에 있어서,
    상기 플라즈마 처리 이전에 Ar 가스를 이용하여 스퍼터링을 수행하는 단계를 더 포함하고,
    상기 Ar 스퍼터링, 상기 플라즈마 처리, 및 상기 배리어 메탈의 증착 단계는, 동일한 장치 및 진공의 조건 중 하나에서 수행되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 8 항 내지 제 10 항 중의 어느 한 항에 있어서,
    상기 저유전막은 MSQ (methyl silsesquioxane), MHSQ (methylated hydrogen silsesquioxane), SiC (silicon carbide), SiOC 또는 SiCOH (silicon oxycarbide or carbon-doped glass), OSG (organo silicated grass), SiCN (silicon carvonitride), 및 이들 중 하나의 다공성막으로 이루어진 군으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 8 항 내지 제 10 항 중의 어느 한 항에 있어서,
    수소와 비활성 기체의 혼합 가스가 상기 플라즈마 처리용 가스로 이용되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 8 항 내지 제 10 항 중의 어느 한 항에 있어서,
    비활성 기체, 및 수소와 비활성 기체의 혼합 가스 중 하나가 상기 플라즈마 처리용 가스로 이용되고,
    상기 플라즈마 처리 동안, RF 바이어스가 인가되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 14 항에 있어서,
    상기 비활성 기체는 He, Ne, Ar, Kr, Xe, 및 Rn 으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 15 항에 있어서,
    상기 비활성 기체는 He, Ne, Ar, Kr, Xe, 및 Rn 으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제 15 항에 있어서,
    상기 플라즈마 처리용 가스로 He 이 이용될 경우, 상기 RF 바이어스의 전력은 250 W 이상에서 400 W 이하의 범위로 설정되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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