JP2005019802A - 半導体装置の製造方法およびウェーハ構造体 - Google Patents

Abstract

【課題】層間絶縁膜に配線溝を形成する際にウェーハ周辺に付着した生成物を確実に除去して、半導体装置の歩留まりと信頼性を向上させる。
【解決手段】半導体装置の製造方法は、半導体ウェーハ（１１）上に、低誘電率材料から成る第１絶縁膜（２９）と、第１絶縁膜よりも機械的強度の高い第２絶縁膜（２７）との積層で層間絶縁膜を形成する工程と、層間絶縁膜に配線溝（３２）を形成する工程と、前記配線溝の形成後に、半導体ウェーハの外周に付着した生成物を除去する工程と、配線溝内に銅配線（３８）を形成する工程とを含む。
【選択図】 図５

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、低誘電率材料を用いた層間構造にダマシン法で銅（Ｃｕ）配線を形成する配線形成技術に関する。
【０００２】
【従来の技術】
デザインルールの微細化につれ、隣接配線間の配線寄生容量の増加が顕在化している。隣接配線間の寄生容量の低減には、層間絶縁膜の低誘電率化が必須となる。このため種々の低誘電率（Ｌｏｗ−ｋ）層間絶縁膜が開発されており、たとえば、有機系低誘電率ポリマーであるＳｉＬＫ（ダウ・ケミカル社の登録商標）が市販されている。
【０００３】
一方、配線としては、低抵抗性とエレクトロマイグレーション耐性の点で、銅（Ｃｕ）配線が優れている。銅（Ｃｕ）は原理的にドライエッチングによる微細加工が困難なため、ダマシン法による配線形成が必要である。
【０００４】
このような背景から、半導体装置の製造工程において、Ｌｏｗ−ｋ材を用いた層間絶縁膜に溝を形成して銅（Ｃｕ）配線を形成する配線形成技術が重要となってきている。
【０００５】
ＳｉＬＫ（登録商標）等を用いた層間絶縁膜に、デュアルダマシン法による銅（Ｃｕ）配線形成技術を適用する場合、従来の方法では、ドライエッチングで溝を形成した後に、ウェット処理でウェーハを洗浄している。しかし、層間絶縁膜をドライエッチングして配線溝を形成する際に、ウェーハの裏面やベベル部にエッチングガスによる生成物が付着してしまう。このような反応性の生成物は、ウェット処理では除去することができない。除去できずに残った生成付着物は、溝形成後の熱処理時に剥がれて、溝の内部や上部に付着する。
【０００６】
配線溝内に生成物が付着した状態でバリアメタルとＣｕシード層を形成して、銅（Ｃｕ）をメッキ成長させると、メッキ工程が進むにつれて付着物がはがれ、溝の中にＣｕ配線層が形成されないという問題が生じる。
【０００７】
なお、ウェーハのエッジ部分の生成物の除去方法としては、気相成長の工程においてウェーハの側面から主表面側に回りこんだＣＶＤ膜をテープ研磨により除去する方法が知られている（たとえば、特許文献１参照）。
【０００８】
また、半導体ウェーハ上に形成された絶縁膜のエッジ領域を、絶縁膜の加工前に研磨ドラム等の研磨手段で除去する方法も知られている（たとえば、特許文献２参照）。
【０００９】
【特許文献１】
特許第３３３６８６６号公報
【００１０】
【特許文献２】
特開２００２−３１３７５７号公報
【００１１】
【発明が解決しようとする課題】
しかし、上述したいずれの方法も、層間絶縁膜にＬｏｗ−ｋ材を用いた半導体装置のエッジ処理には言及していない。
【００１２】
そこで本発明は、半導体装置の製造過程で、低誘電率（Ｌｏｗ−ｋ）材料を用いた層間構造にダマシン法で銅（Ｃｕ）配線を形成する際に、ウェーハ裏面およびベベルに付着した生成物を確実に除去することにより、高い歩留まりで信頼性の高い半導体装置を製造する方法を提供する。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、ひとつの方法として、層間絶縁膜に配線溝を形成した後に、ウェット処理とブラシを組み合わせてウェーハの裏面およびベベル部に付着した生成物を除去する。
【００１４】
もうひとつの方法として、裏面が平坦面であり、回路形成面の外周部がベベル加工された片面ベベル形状のウェーハを用い、ウェーハ裏面へのエッチングガス生成物の付着そのものを防止する。
【００１５】
より具体的には、本発明の第１の側面では、半導体装置の製造方法は、
（ａ） 半導体ウェーハ上に、低誘電率材料から成る第１絶縁膜と、第１絶縁膜よりも機械的強度の高い第２絶縁膜との積層で層間絶縁膜を形成する工程と、
（ｂ）層間絶縁膜に配線溝を形成する工程と、
（ｃ）配線溝の形成後に、半導体ウェーハの外周に付着した生成物を除去する工程と、
（ｄ）配線溝内に銅配線を形成する工程と
を含む。
【００１６】
このような製造方法によれば、配線溝を形成後に、ウェーハの裏面やベベルに付着した生成物を除去しておくので、その後の熱工程で生成物が剥がれて配線溝内部に入り込むことを防止できる。したがって、歩留まりを向上するとともに、半導体装置の信頼性を向上することができる。
【００１７】
積層の層間絶縁膜の形成工程は、低誘電率材料を半導体ウェーハの全面に塗布した後に、ウェーハ周辺部の塗布膜をウェット処理により除去する工程を含む。半導体ウェーハの周辺部から発塵の原因となる堆積物を事前に排除することで、ダスト等の発生を低減することができる。また、後工程で、ウェーハ周辺部の層間絶縁膜が除去される場合も、低誘電率材料が露出して酸化することを防止できる。
【００１８】
第２の絶縁膜は、低誘電率膜の機械的強度を補うことのできる絶縁膜であれば任意の絶縁膜でよく、たとえばプラズマＣＶＤ法や高密度プラズマＣＶＤ法で酸化膜を形成することができる。
【００１９】
ウェーハ外周の生成物の除去工程は、機械的除去と、化学的除去を組み合わせて行う。より望ましくは、半導体ウェーハの中心部から外周部に向けてリンス液を流しながら、ブラシなどの機械的方法により生成物を除去する。
【００２０】
これにより、ウェーハ裏面およびベベルに付着した反応性の生成物を確実に除去することができ、銅配線への悪影響を低減することができる。
【００２１】
本発明の第２の側面として、ウェーハ裏面への生成物の付着を防止することのできるウェーハ構造体を提供する。ウェーハ構造体は、
（ａ）平坦な裏面と、外周がベベル加工された回路形成面とを有する半導体ウェーハと、
（ｂ）半導体ウェーハの回路形成面上に位置し、低誘電率材料から成る第１絶縁膜と、前記第１絶縁膜を覆って前記第１絶縁膜よりも機械的強度の高い第２絶縁膜との積層で構成される層間絶縁膜と、
（ｃ）層間絶縁膜に形成される銅配線と
を備える。このような構成により、ウェーハの裏面の外周部がウェーハ保持台と密着し、銅配線を形成するための配線溝をドライ工程で形成する際に、生成物がウェーハ裏面に回り込むことを防止できる。
【００２２】
本発明のその他の特徴、効果は、以下で図面を参照して述べる詳細な説明により、いっそう明確になる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、シリコン（Ｓｉ）ウェーハ上にＣＭＯＳトランジスタを形成し、塗布型のＬｏｗ−ｋ材料とＣＶＤ絶縁膜を組み合わせた積層層間構造にダマシン法で銅（Ｃｕ）配線を形成する例に基づいて説明する。
【００２４】
まず、図１（ａ）に示すように、Ｓｉウェーハ１１上に、ＳＴＩ（ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）素子分離１２で区画される領域に、ｎチャネルＭＯＳトランジスタ（ｎ−ｃｈａｎ ＴＲ）と、ｐチャネルＭＯＳトランジスタ（ｐ−ｃｈａｎ ＴＲ）を形成する。このようなＣＭＯＳは任意の方法で形成され得る。各ＭＯＳトランジスタは、ゲート１６とソース・ドレイン１３を有し、ゲート側壁のサイドウォール１５の下方にＬＬＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）１４を有する。ゲート１６およびソース・ドレイン１３の表面にはシリサイド１７が形成されている。
【００２５】
ＣＭＯＳ形成後に、プラズマ窒化膜１９を膜厚５０ｎｍに形成する。プラズマ窒化膜１９は、ＣＭＯＳ活性化領域と上部配線を接続するコンタクトを加工する際のストッパーとして機能する。さらに、バルク平坦化用に、燐を添加したＨＤＰ−ＰＳＧ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜２０を９５０ｎｍの膜厚に形成し、ＣＭＰで平坦化する。平坦化によって、プラズマ窒化膜１９とＨＤＰ膜２０を合わせて７５０ｎｍの膜厚としている。
【００２６】
次に、図１（ｂ）に示すように、反射防止膜（ＢＡＲＣ：Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔ Ｃｏａｔｉｎｇ）２１とレジスト２２を塗布し、任意のレチクルを用いた露光現像処理によりレジスト２２をパターニングする。反射防止膜２１は、ウェーハ１１の底面からの反射光がレジスト２２に照射するのを防ぐための膜である。
【００２７】
次に、図２（ｃ）に示すように、活性化領域と上部配線（不図示）を接続するプラグ２５を形成する。プラグ２５の形成は、パターニングされたレジスト２２をマスクとして、ドライエッチングでバルク層間ＨＤＰ膜２０に活性領域に到達するコンタクトホールを形成する。次いで、グルーレイヤ２１を成長する前処理としてＲＦエッチング処理を行った後、Ｔｉ（１０ｎｍ）を成長し、さらにＴｉＮ（２０ｎｍ）を成長して、グルーレイヤ２１を形成する。その後タングステン２３を３００ｎｍ成長し、これをＣＭＰで研磨することによってタングステンプラグ（Ｗ−Ｐｌｕｇ）２５を形成する。
【００２８】
次に、図３に示すように、全面にＬｏｗ−ｋ膜２９と１５０ｎｍの膜厚で塗布した後、シクロヘキサノン等のリンス液によって、ウェーハ１１の周辺から４．５ｍｍのエッジ領域に位置するＬｏｗ−ｋ膜２９を除去する。本実施形態では、Ｌｏｗ−ｋ材として、ＳｉＬＫ（登録商標）を用いる。エッジ領域のＬｏｗ−ｋ膜２９を除去後、４００℃の窒素雰囲気中で、３０分キュアを施す。キュア後、プラズマ酸化膜２７を２５０ｎｍ成長する。図３において、ウェーハ１１上の四角の枠内には、矢印Ａで示すように、先の工程で形成されたＣＭＯＳトランジスタとプラグが存在する。これらの素子領域およびプラグについては、以降の工程では図示を省略する。
【００２９】
Ｌｏｗ−ｋ膜２９とプラズマ酸化膜２７で、積層の層間絶縁膜を構成する。Ｌｏｗ―ｋ材とプラズマＣＶＤによる酸化膜とを組み合わせることによって、層間絶縁膜全体としての誘電率を低減するとともに、機械的強度を確保できる。塗布型のＬｏｗ−ｋ材のみで層間絶縁膜を形成すると低誘電率化の効果は高いが、機械的強度が不十分なため、加工性の面で問題が残るからである。
【００３０】
次に、半導体装置における配線形成の工程を説明する。
【００３１】
まず、図４（ａ）に示すように、第１の銅（Ｃｕ）配線を形成するために、プラズマ酸化膜２７上に反射防止膜（ＢＡＲＣ：Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔ Ｃｏａｔｉｎｇ）３０とレジスト３１を塗布し、任意のレチクルを用いて露光現像処理を行ってレジスト３１をパターニングする。この露光時には、レジスト３１塗布後にあらかじめ、ウェーハ１１の周辺から１．５ｍｍのエッジ領域にも露光しておく。露光したエッジ領域のレジスト３１は、現像時に配線パターンとともに除去される。
【００３２】
次に、図４（ｂ）に示すように、レジスト３１をマスクとしてドライエッチングを行い、プラズマ酸化膜２７とＬｏｗ−ｋ（ＳＩＬＫ）膜２９に、溝３２を形成する。
【００３３】
次に、図５（ｃ）に示すように、薬液処理により、残った反射防止膜（ＢＡＲＣ）３０とレジスト３１を除去する。この後ウェット処理とブラシ５０を組み合わせて、ウェーハ１１の裏面とベベル領域Ｂに付着した生成物を除去する。ブラシ５０による生成物除去は、ウェーハ１１の中心から外周側に向けて、純水等のリンス液を流しながら行うのが望ましい。これにより、ブラシ除去された生成物をエッジ領域の外側へ洗い流し、溝３２内に入り込むのを防止する。
【００３４】
次に、図５（ｄ）に示すように、４００℃のアンモニア雰囲気中で、３００秒アニール処理を行う。図５（ｃ）の工程で、ウェーハ１１の裏面およびベベル領域Ｂに付着した生成物をあらかじめ除去してあるので、アニール処理で生成物が剥がれて溝３２内に付着するということはない。
【００３５】
次に、図６（ｅ）に示すように、バリアメタルを成長する前処理としてＲＦエッチング処理を行う。
【００３６】
次に、図６（ｆ）に示すように、バリアメタル３５としてタンタル（Ｔａ）を１５ｎｍ成長し、銅（Ｃｕ）シード層３６を１３０ｎｍ成長する。バリアメタル３５は、Ｌｏｗ−ｋ膜２９とプラズマ酸化膜２７で構成される層間絶縁膜への銅（Ｃｕ）拡散を防止するためのものである。
【００３７】
次に、図７（ｇ）に示すように、メッキ処理によって銅（Ｃｕ）３７を９７０ｎｍ成長し、ウェーハ１１の周辺から３．０ｍｍのエッジ領域にかけて、メッキ形成された銅（Ｃｕ）膜３７を薬液処理で除去する。
【００３８】
次に、図７（ｈ）に示すように、プラズマ酸化膜２７上の不要な銅（Ｃｕ）膜３７をＣＭＰにて研磨除去する。銅（Ｃｕ）膜３７の不要部分を研磨除去した後も、引き続きＣＭＰによりベベル領域を研磨し、プラズマ酸化膜２７上のバリアメタル３５を除去する。この結果、溝内に第１の銅（Ｃｕ）配線３８が形成される。このとき、Ｌｏｗ−ｋ膜２９上に積層されているプラズマ酸化膜２７の膜厚は約１００ｎｍである。この例では、第１の銅（Ｃｕ）配線３８が位置する層間絶縁膜（Ｌｏｗ−ｋ膜２９とプラズマ酸化膜２７の積層）の膜厚の約６０％がＬｏｗ−ｋ膜２９で構成されている。もちろん、層間絶縁膜全体の機械的強度と加工性が確保されるならば、層間絶縁膜Ｌｏｗ−ｋ膜２９が占める割合をさらに増大させてもよい。
【００３９】
通常、ＣＭＰ研磨するとエッジ部分での研磨速度が速くなり、エッジ部分のプラズマ酸化膜２７も除去される。エッジ部分のプラズマ酸化膜２７が研磨されても、あらかじめエッジ領域のＬｏｗ−ｋ膜２９は除去してあるので（図３参照）、ＣＭＰ工程でＬｏｗ−ｋ膜２９が露出するということはない。Ｌｏｗ−ｋ膜上に直接窒化膜が付くと剥離が生じやすいという問題があるが、本実施形態の製造方法では、Ｌｏｗ−ｋ膜と窒化膜の接触による剥離の問題を事前に回避できる。
【００４０】
次に、図８（ｉ）に示すように、銅（Ｃｕ）の拡散防止用に、プラズマ窒化膜３９を７０ｎｍ成長し、続けてプラズマ酸化膜４０を２８０ｎｍ成長する。その後、ＳＩＬＫ（登録商標）などの第２のＬｏｗ−ｋ膜４１を１５０ｎｍの膜厚で全面に塗布する。その後、シクロヘキサノンなどのリンス液によって、塗布されたＬｏｗ−ｋ膜４１を、ウェーハ１１の周辺から４．５ｍｍのエッジ領域にかけて除去する。
【００４１】
エッジ領域のＬｏｗ−ｋ膜４１の除去後、４００℃の窒素雰囲気中で３０分キュアを施す。キュア後、プラズマ酸化膜４２を２５０ｎｍ成長し、第二の銅（Ｃｕ）配線を形成するためのハードマスクとして、プラズマ窒化膜４３を１００ｎｍ成長する。その後、反射防止膜（ＢＡＲＣ：Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔ Ｃｏａｔｉｎｇ）４４を塗布する。
【００４２】
次に、図９（ｊ）に示すように、レジストを塗布し、任意のレチクルを用いて露光現像処理を行って、レジストマスク４６を形成する。露光時には、あらかじめウェーハ１１周辺から１．５ｍｍの領域にかけてのレジストにも露光処理を行い、現像時にエッジ領域のレジストも除去しておく。バベル部分を含むエッジ領域は、ウェーハホルダと接触しやすいため、なるべく堆積物を少なくするためである。
【００４３】
次に、図９（ｋ）に示すように、レジストマスク４７を用いてドライエッチングすることにより、ハードマスクのプラズマ窒化膜４３に溝４５を形成する。反射防止膜４４およびプラズマ窒化膜４３のエッチング条件としては、５０ｍＴの減圧下で、Ａｒガス、Ｏ２ ガス、ＣＦ４ ガス、ＣＨＦ３ ガスをそれぞれ２００ｓｃｃｍ、２０ｓｃｃｍ、５０ｓｃｃｍ、１０ｓｃｃｍで供給する。溝４５の形成後、薬液処理によって残った反射防止膜４４とレジストマスク４６を除去する。
【００４４】
次に、図１０（ｌ）に示すように、第１の銅（Ｃｕ）配線３８に通じるコンタクトホールを形成するために、反射防止膜（ＢＡＲＣ：Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔ Ｃｏａｔｉｎｇ）４７とレジストを塗布する。任意のレチクルを用いて露光現像処理を行い、レジストパターン４８を形成する。
【００４５】
次に、図１１（ｍ）に示すように、ドライエッチングにより、所望の領域の酸化膜４２を除去して、Ｌｏｗ−ｋ膜４１に到達する溝５１を形成する。酸化膜４２のエッチングは、１５ｍＴの減圧下で、主としてＡｒガスを３８０ｓｃｃｍで供給することにより行う。なお、酸化膜４２のエッチングに先立って、プラズマ窒化膜４３の露出した側壁をＣＦ４ ガスでドライエッチングする。
【００４６】
次に、図１２（ｎ）に示すように、溝５１の開口部分からＬｏｗ−ｋ膜４１の所定の領域をドライエッチングで除去する。Ｌｏｗ−ｋ膜４１のエッチング条件は、たとえば、２００ｍＴの減圧下でＮＨ３ ガスとＨ２ ガスをそれぞれ３００ｓｃｃｍと１００ｓｃｃｍで供給して行う。Ｌｏｗ−ｋ膜４１のエッチング後、反射防止膜とレジストを除去する。この状態で、溝５２の底部で、プラズマ酸化膜４０が露出する。
【００４７】
次に、図１２（ｏ）に示すように、プラズマ酸化膜４０とプラズマ窒化膜３９をエッチング除去して、第１の銅（Ｃｕ）配線３８に到達するコンタクトホール５３を形成する。プラズマ酸化膜４０の除去は、たとえば３０ｍＴの減圧下で、主としてＡｒガスを８００ｓｃｃｍで供給して行う。このドライエッチングで、Ｌｏｗ−ｋ膜４１上のプラズマ酸化膜４２も除去される。プラズマ窒化膜３９の除去は、たとえば５０ｍＴの減圧下で、ＡｒガスとＯ２ ガスとＣＦ４ ガスを、それぞれ１００ｓｃｃｍ、１５ｓｃｃｍ、７０ｓｃｃｍで供給して行う。
【００４８】
次に、図１３（ｐ）に示すように、プラズマ窒化膜４３をマスクとして、プラズマ酸化膜４０上に残っているＬｏｗ―ｋ膜４１をエッチング除去し、配線溝５４を形成する。このときのエッチング条件は、たとえば５０ｍＴの減圧下で、ＮＨ３ を４０ｓｃｃｎで供給してドライエッチングする。第１の銅（Ｃｕ）配線３８に達するコンタクトホール５３と、配線溝５４とで、デュアルダマシンによる第２の配線溝５５を構成する。
【００４９】
次に、図１４（ｑ）に示すように、ウェット処理とブラシを組み合わせてウェーハ１１のベベル領域Ｂおよびウェーハ裏面に付着した生成物をあらかじめ除去する。このとき、ウェーハ１１の中心部から外周部へ向けてリンス液を流しながら、生成物を除去するのが望ましい。
【００５０】
次に、図１５（ｒ）に示すように、４００℃のアンモニア雰囲気中で、３００秒アニール処理を行う。図１４（ｑ）において、ウェーハ１１の裏面およびベベルに付着した生成物があらかじめ除去されているので、このアニール処理によって生成物が剥がれて、第２の配線溝５５内に付着するというはない。
【００５１】
次に、図１６（ｓ）に示すように、バリアメタルを成長する前処理としてＲＦエッチング処理を行い、バリアメタル５６としてタンタル（Ｔａ）を１５ｎｍ成長し、次いで、銅（Ｃｕ）のシード層５７を１３０ｎｍ成長する。
【００５２】
次に、図１７（ｔ）に示すように、メッキ処理によってＣｕメッキ膜５８を９７０ｎｍの膜厚に形成し、薬液処理により、ウェーハ１１の周辺から３．０ｍｍの領域にかけてＣｕメッキ膜５８を除去する。
【００５３】
次に、図１８（ｕ）に示すように、不要な銅（Ｃｕ）膜５８をＣＭＰで研磨除去する。研磨後はベベル領域も研磨されるためタンタルのバリアメタル５６と、窒化膜のハードマスク４３も除去される。これにより、第１の銅（Ｃｕ）配線３８に接続するコンタクトと、上層の配線が一体になった第２の銅（Ｃｕ）配線５９が形成される。
【００５４】
次に、図１８（ｖ）に示すように、銅（Ｃｕ）の拡散防止用にプラズマ窒化膜６１を７０ｎｍ成長する。以降は繰り返し工程を重ねることによって複数層に渡って配線を形成することができる。
【００５５】
上述した半導体装置の製造方法によれば、低誘電率材料から成る第１絶縁膜（たとえば塗布型Ｌｏｗ−ｋ材）と、第１絶縁膜よりも機械的強度の高い第２絶縁膜（たとえばプラズマＣＶＤ酸化膜）とで層間絶縁膜を構成し、この層間絶縁膜にダマシン法あるいはデュアルダマシン法で、銅（Ｃｕ）配線を形成する。このとき、配線溝を形成した後に、ウェーハの裏面やベベルに付着した生成物を、ウェット処理と、ブラシ等の機械的処理で確実に除去するので、その後の熱工程で、付着した生成物が剥がれて配線溝内に入り込むことを防止できる。
【００５６】
図１９は、本発明の第２実施形態に係るウェーハ７１のベベル形状を示す図である。通常は、第１実施形態で使用したウェーハ１１のように、裏面および回路形成面のエッジ部分がベベル加工されてラウンド状になっている。ベベル加工することにより、ＬＳＩ製造工程でホルダやキャリアとの接触を低減し、塵の発生を低減できるからである。
【００５７】
しかし、従来のベベル形状では、ドライ工程で反応性の生成物がウェーハ裏面に回り込むという問題が生じる。通常、ドライ工程（プラズマエッチングやプラズマＣＶＤなど）では、ウェーハは静電チャックによりチャンバ内に保持されるが、ウェーハのベベル部で電気力線が湾曲するため、ベベル部では静電チャックによる密着保持が困難になるからである。第１実施形態では、ベベル部へのブラシ処理とウェット処理を組み合わせて、ウェーハ裏面に付着する生成物を除去していたが、第２実施形態では、ウェーハのベベル形状自体を改良する。
【００５８】
すなわち、ウェーハ７１の裏面を平坦な状態とし、回路形成面側のエッジのみをベベル加工してベベル７１’とする。このような片面ベベル形状によれば、ウェーハ７１のエッジ以外の領域は、静電チャック８０により密着保持され、またエッジ領域ではウェーハ７１の裏面が平坦になっているので、静電チャックホルダ８１とウェーハ７１の間に生成物が回り込んで付着することはない。
【００５９】
片面ベベル形状は、砥石による加工、あるいは精密数値加工機による切削加工によって達成できる。平坦なウェーハ裏面については、そのエッジ領域を鏡面研磨してもよい。これにより、静電チャックホルダ８１との密着性を高めることができる。
【００６０】
さらに、静電チャック８０とウェーハ７１の間から外側に向けてガスを流して、生成物がベベル７１’に付着するのを防止する構成としてもよい。
【００６１】
上述した実施形態では低誘電率材料としてＳｉＬＫ（登録商標）を用いたが、その他の有機ＳＯＧ、無機ＳＯＧ、ポーラスシリカ等を用いてもよい。また、Ｌｏｗ−ｋ材の機械的強度や加工性を補う第２絶縁膜として、プラズマＣＶＤによる酸化膜を用いたが、この例に限定されず、高密度プラズマＣＶＤによる酸化膜や、フッ素添加シリコン酸化膜（ＳｉＯＦ膜）を用いてもよい。
【００６２】
ウェーハ周辺に付着した生成物の除去は、リンス液を流しながらブラシで除去したが、砥石、研磨布、その他の適切な手段を用いることができる。
【００６３】
また、第１実施形態で説明した半導体装置の製造工程に、第２実施形態の片面ベベル形状のＳｉウェーハを用いてもよい。
最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 半導体ウェーハ上に低誘電率材料から成る第１絶縁膜と、第１絶縁膜よりも機械的強度の高い第２絶縁膜との積層で層間絶縁膜を形成する工程と、
前記層間絶縁膜に配線溝を形成する工程と、
前記配線溝の形成後に、前記半導体ウェーハの外周に付着した生成物を除去する工程と、
前記配線溝内に銅配線を形成する工程と
を含む半導体装置の製造方法。
（付記２） 前記積層の層間絶縁膜の形成工程は、低誘電率材料を半導体ウェーハの全面に塗布した後、ウェーハ周辺部の塗布膜をウェット処理により除去する工程を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記積層の層間絶縁膜の形成工程は、前記第２絶縁膜をプラズマＣＶＤ法により形成する工程を含むことを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４） 前記生成物の除去工程は、機械的除去と、化学的除去を組み合わせて行うことを特徴とする付記１に記載の半導体装置の製造方法。
（付記５） 前記生成物の除去工程は、半導体ウェーハの中心部から外周部に向けてリンス液を流しながら、機械的に生成物を除去することを特徴とする付記１または４に記載の半導体装置の製造方法。
（付記６） 前記配線溝の形成工程は、積層の層間絶縁膜上に、配線溝の形状に加工したレジストマスクを形成する工程をさらに含み、前記レジストマスクは、半導体ウェーハの周辺部を被覆せずに露出する形状に加工されることを特徴とする付記１に記載の半導体装置の製造方法。
（付記７） 前記配線溝の形成工程は、配線溝の形成とともに、前記半導体ウェーハ周辺部の層間絶縁膜も除去することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 前記配線溝が形成される面の外周がベベル加工され、裏面が平坦な片面ベベル形状を有する半導体ウェーハを準備する工程をさらに含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記９） 前記銅配線の形成工程は、メッキ法により前記配線溝の内部および半導体ウェーハ上の全面に銅メッキ膜を形成した後、半導体ウェーハ周辺部の銅メッキ膜をウェット除去する工程を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記１０） 平坦な裏面と、外周がベベル加工された回路形成面とを有する半導体ウェーハと、
前記半導体ウェーハの回路形成面上に位置し、低誘電率材料から成る第１絶縁膜と、前記第１絶縁膜を覆って前記第１絶縁膜よりも機械的強度の高い第２絶縁膜との積層で構成される層間絶縁膜と、
前記層間絶縁膜に形成される銅配線と
を備えるウェーハ構造体。
（付記１１） 前記半導体ウェーハの裏面の外周部は鏡面研磨されていることを特徴とする付記１０に記載のウェーハ構造体。
（付記１２） 前記低誘電率材料から成る第１絶縁膜の膜厚は、前記層間絶縁膜の膜厚の６０％以上の膜厚であることを特徴とする付記１０に記載のウェーハ構造体。
【００６４】
【発明の効果】
以上述べたように、本発明によれば、Ｌｏｗ−ｋ（低誘電率）材料を用いた層間構造にダマシン法、あるいはデュアルダマシン法で銅（Ｃｕ）配線を形成する場合に、ベベル部を含むウェーハ周辺に付着した生成物を除去することにより、高い歩留まりで信頼性の高い半導体装置を製造することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置製造方法において、活性か領域と上部配線とを接続するコンタクト形成工程を示す図（その１）である。
【図２】第１実施形態の半導体装置製造方法におけるコンタクト形成工程を示す図（その２）であり、図１（ｂ）に引き続く工程を示す図である。
【図３】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その１）である。
【図４】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その２）であり、図３の工程に引き続く工程を示す図である。
【図５】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その３）であり、図４（ｂ）に引き続く工程を示す図である。
【図６】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その４）であり、図５（ｄ）に引き続く工程を示す図である。
【図７】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その５）であり、図６（ｆ）に引き続く工程を示す図である。
【図８】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その６）であり、図７（ｈ）に引き続く工程を示す図である。
【図９】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その７）であり、図８（ｉ）に引き続く工程を示す図である。
【図１０】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その８）であり、図９（ｋ）に引き続く工程を示す図である。
【図１１】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その９）であり、図１０（ｌ）に引き続く工程を示す図である。
【図１２】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その１０）であり、図１１（ｍ）に引き続く工程を示す図である。
【図１３】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その１１）であり、図１２（ｏ）に引き続く工程を示す図である。
【図１４】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その１２）であり、図１３（ｐ）に引き続く工程を示す図である。
【図１５】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その１３）であり、図１４（ｑ）に引き続く工程を示す図である。
【図１６】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その１４）であり、図１５（ｒ）に引き続く工程を示す図である。
【図１７】第１実施形態の半導体装置製造方法における配線形成工程を示す図（その１５）であり、図１６（ｓ）に引き続く工程を示す図である。
【図１８】第１実施形態の半導体装置の製造方法における配線形成工程を示す図（その１６）であり、図１７（ｔ）に引き続く工程を示す図である。
【図１９】本発明の第２実施形態に係るウェーハのベベル形状を示す図である。
【符号の説明】
１１、７１ シリコンウエーハ
１１’、７１’ ウエーハベベル
１２ ＳＴＩ（素子分離領域）
１３ ソース・ドレイン
１４ ＬＬＤ
１５ ゲート
１６ サイドウォール
１７ シリサイド
１９、３９、４３、６１ プラズマ窒化膜
２０ バルク層間絶縁膜（ＨＤＰ−ＰＳＧ）
２１、３０、４４、４７ 反射防止膜（ＢＡＲＣ）
２２、３１、４６、４８ レジスト
２５ プラグ
２７、４０、４２ プラズマ酸化膜
２９ Ｌｏｗ−ｋ（ＳＩＬＫ）膜
３２、５４ 配線溝
３５、５６ バリアメタル（タンタル）
３６、５７ Ｃｕシード膜
３７、５８ Ｃｕメッキ膜
３８ 第１配線
４５、５１、５２ 溝
５０ ブラシ
５３ コンタクト用溝
５５ デュアルダマシン配線溝
５９ 第２配線
８０ 静電チャック
８１ 静電チャックホルダ

Claims (5)

1. 半導体ウェーハ上に、低誘電率材料から成る第１絶縁膜と、第１絶縁膜よりも機械的強度の高い第２絶縁膜との積層で層間絶縁膜を形成する工程と、
   前記層間絶縁膜に配線溝を形成する工程と、
   前記配線溝の形成後に、前記半導体ウェーハの外周に付着した生成物を除去する工程と、
   前記配線溝内に銅配線を形成する工程と
   を含む半導体装置の製造方法。
2. 前記積層の層間絶縁膜の形成工程は、前記低誘電率材料を半導体ウェーハの全面に塗布した後、ウェーハ周辺部の塗布膜をウェット処理により除去する工程を含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
3. 前記生成物の除去工程は、機械的除去と、化学的除去を組み合わせて行うことを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記生成物の除去工程は、半導体ウェーハの中心部から外周部に向けてリンス液を流しながら、機械的に生成物を除去することを特徴とする請求項１または３に記載の半導体装置の製造方法。
5. 平坦な裏面と、外周がベベル加工された回路形成面とを有する半導体ウェーハと、
   前記半導体ウェーハの回路形成面上に位置し、低誘電率材料から成る第１絶縁膜と、前記第１絶縁膜を覆って前記第１絶縁膜よりも機械的強度の高い第２絶縁膜との積層で構成される層間絶縁膜と、
   前記層間絶縁膜に形成される銅配線と
   を備えるウェーハ構造体。

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