JP2001102446A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract
(57)【要約】
【課題】 ビアホール及び上層配線用溝を形成するため
に用いたそれぞれのフォトレジスト膜を除去する際に、
低誘電率膜をプラズマアッシング処理にさらさないで良
質なデュアルダマシン配線構造を形成する。 【解決手段】 開示される半導体装置の製造方法は、低
誘電率膜を含む層間絶縁膜上にメタルマスクとなるＷＮ
膜１５を形成した後、このＷＮ膜１５上にビアホールを
形成する形状にパターニングされた第１のフォトレジス
ト膜５及び上層配線用溝を形成する形状にパターニング
された第２のフォトレジスト膜７を順次に形成し、ＷＮ
膜１５を第１及び第２のフォトレジスト膜５、７のパタ
ーンに応じた形状にパターニングした後、このＷＮ膜１
５をマスクとして用いて層間絶縁膜にビアホール及び上
層配線用溝をパターニングする。
に用いたそれぞれのフォトレジスト膜を除去する際に、
低誘電率膜をプラズマアッシング処理にさらさないで良
質なデュアルダマシン配線構造を形成する。 【解決手段】 開示される半導体装置の製造方法は、低
誘電率膜を含む層間絶縁膜上にメタルマスクとなるＷＮ
膜１５を形成した後、このＷＮ膜１５上にビアホールを
形成する形状にパターニングされた第１のフォトレジス
ト膜５及び上層配線用溝を形成する形状にパターニング
された第２のフォトレジスト膜７を順次に形成し、ＷＮ
膜１５を第１及び第２のフォトレジスト膜５、７のパタ
ーンに応じた形状にパターニングした後、このＷＮ膜１
５をマスクとして用いて層間絶縁膜にビアホール及び上
層配線用溝をパターニングする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、詳しくは、デュアルダマシン（Dual Dam
ascene）配線構造を有する半導体装置の製造方法に関す
る。
造方法に係り、詳しくは、デュアルダマシン（Dual Dam
ascene）配線構造を有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の代表として知られているマ
イクロプロセッサやメモリ等のＬＳＩ（大規模集積回
路）は、集積度の向上につれて個々の素子の寸法は益々
微細化されてきており、これに伴って、各半導体領域か
ら引き出される配線の幅及び配線間隔も微細化されてき
ている。さらに、配線密度が高くなってきているので、
配線を半導体基板の厚さ方向に多層にわたって積層する
ようにした多層配線が採用されてきている。
イクロプロセッサやメモリ等のＬＳＩ（大規模集積回
路）は、集積度の向上につれて個々の素子の寸法は益々
微細化されてきており、これに伴って、各半導体領域か
ら引き出される配線の幅及び配線間隔も微細化されてき
ている。さらに、配線密度が高くなってきているので、
配線を半導体基板の厚さ方向に多層にわたって積層する
ようにした多層配線が採用されてきている。
【０００３】ところで、上述のように配線間隔が微細化
されてくると、配線間容量が無視できなくなり、特に高
速向きのＬＳＩでは動作速度に大きな影響を受ける。こ
のため、配線間に形成する層間絶縁膜としては低誘電率
膜を用いる等の対策がなされている。また、動作速度
は、配線抵抗によっても左右される。従来、ＬＳＩを含
めた半導体装置の配線材料としては、一般にアルミニウ
ム（Ａｌ）またはアルミニウムを主成分とするアルミニ
ウム系金属が用いられてきているが、より高速化を図る
ためにはアルミニウム系金属より抵抗の小さい導電材料
が必要になる。このような観点から、配線としてアルミ
ニウム系金属に代えてこれよりも抵抗の低い銅（Ｃｕ）
を用いることが一般的になりつつある。
されてくると、配線間容量が無視できなくなり、特に高
速向きのＬＳＩでは動作速度に大きな影響を受ける。こ
のため、配線間に形成する層間絶縁膜としては低誘電率
膜を用いる等の対策がなされている。また、動作速度
は、配線抵抗によっても左右される。従来、ＬＳＩを含
めた半導体装置の配線材料としては、一般にアルミニウ
ム（Ａｌ）またはアルミニウムを主成分とするアルミニ
ウム系金属が用いられてきているが、より高速化を図る
ためにはアルミニウム系金属より抵抗の小さい導電材料
が必要になる。このような観点から、配線としてアルミ
ニウム系金属に代えてこれよりも抵抗の低い銅（Ｃｕ）
を用いることが一般的になりつつある。
【０００４】ここで、上述したような多層配線における
微細化配線に適した構造として、従来から、デュアルダ
マシン配線構造が知られている。このデュアルダマシン
配線構造は、予めＣｕ下層配線を形成した半導体基板上
に層間絶縁膜を形成した後、この層間絶縁膜に上層配線
用溝及びビアホールを形成し、次に上層配線用溝及びビ
アホール内にそれぞれＣｕを埋め込んで同時にＣｕ上層
配線及びＣｕビアコンタクトを形成して、Ｃｕビアコン
タクトを通じてＣｕ下層配線とＣｕ上層配線とを接続す
るように構成したものである。
微細化配線に適した構造として、従来から、デュアルダ
マシン配線構造が知られている。このデュアルダマシン
配線構造は、予めＣｕ下層配線を形成した半導体基板上
に層間絶縁膜を形成した後、この層間絶縁膜に上層配線
用溝及びビアホールを形成し、次に上層配線用溝及びビ
アホール内にそれぞれＣｕを埋め込んで同時にＣｕ上層
配線及びＣｕビアコンタクトを形成して、Ｃｕビアコン
タクトを通じてＣｕ下層配線とＣｕ上層配線とを接続す
るように構成したものである。
【０００５】図７及び図８は、上述のようなデュアルダ
マシン配線構造を有する従来の半導体装置の製造方法の
構成を工程順に示す工程図である。以下、図７及び図８
を参照して、同半導体装置の製造方法について工程順に
説明する。まず、図７（ａ）に示すように、半導体基板
（図示せず）上に形成された下層配線としてのＣｕ配線
５１上に、平行平板のプラズマＣＶＤ(Chemical Vapor
Deposition）法により、膜厚が略５０ｎｍのＰ−ＳｉＮ
（プラズマ窒化シリコン）膜５２を形成した後、回転塗
布法により、Ｐ−ＳｉＮ膜５２上に膜厚が略４００ｎｍ
の有機ポリマー膜５３を形成する。次に、窒素雰囲気中
で、略４００℃で略１時間、焼成処理を行う。次に、同
プラズマＣＶＤ法により、有機ポリマー膜５３上に膜厚
が略１００ｎｍのＰ−ＳｉＯ２（プラズマ酸化シリコ
ン）膜５４を形成する。ここで、Ｐ−ＳｉＮ膜５２はＣ
ｕ拡散バリア膜として、有機ポリマー膜５３は低誘電率
膜として、Ｐ−ＳｉＯ２膜５４は絶縁保護膜としてそれ
ぞれ用いている。また、Ｐ−ＳｉＮ膜５２、有機ポリマ
ー膜５３及びＰ−ＳｉＯ２膜５４から成る積層膜は層間
絶縁膜を構成している。
マシン配線構造を有する従来の半導体装置の製造方法の
構成を工程順に示す工程図である。以下、図７及び図８
を参照して、同半導体装置の製造方法について工程順に
説明する。まず、図７（ａ）に示すように、半導体基板
（図示せず）上に形成された下層配線としてのＣｕ配線
５１上に、平行平板のプラズマＣＶＤ(Chemical Vapor
Deposition）法により、膜厚が略５０ｎｍのＰ−ＳｉＮ
（プラズマ窒化シリコン）膜５２を形成した後、回転塗
布法により、Ｐ−ＳｉＮ膜５２上に膜厚が略４００ｎｍ
の有機ポリマー膜５３を形成する。次に、窒素雰囲気中
で、略４００℃で略１時間、焼成処理を行う。次に、同
プラズマＣＶＤ法により、有機ポリマー膜５３上に膜厚
が略１００ｎｍのＰ−ＳｉＯ２（プラズマ酸化シリコ
ン）膜５４を形成する。ここで、Ｐ−ＳｉＮ膜５２はＣ
ｕ拡散バリア膜として、有機ポリマー膜５３は低誘電率
膜として、Ｐ−ＳｉＯ２膜５４は絶縁保護膜としてそれ
ぞれ用いている。また、Ｐ−ＳｉＮ膜５２、有機ポリマ
ー膜５３及びＰ−ＳｉＯ２膜５４から成る積層膜は層間
絶縁膜を構成している。
【０００６】次に、図７（ｂ）に示すように、Ｐ−Ｓｉ
Ｏ２膜５４上にフォトレジストを塗布した後、後述する
ようにビアホールを形成する形状にパターニングされた
第１のフォトレジスト膜５５を形成する。次に、図７
（ｃ）に示すように、第１のフォトレジスト膜５５をマ
スクとして、ドライエッチングにより、Ｐ−ＳｉＯ２膜
５４を選択的に除去する。次に、図７（ｄ）に示すよう
に、第１のフォトレジスト膜５５をマスクとして、酸素
系ガスを用いたプラズマエッチングにより、有機ポリマ
ー膜５３を選択的に除去して、ビアホールの一部となる
幅がＷ１のホール５６を形成する。このとき、第１のフ
ォトレジスト膜５５を、有機ポリマー膜５３の選択的な
除去と同時にアッシングして除去する。すなわち、第１
のフォトレジスト膜５５のアッシングを、異方性プラズ
マアッシング処理により行う。
Ｏ２膜５４上にフォトレジストを塗布した後、後述する
ようにビアホールを形成する形状にパターニングされた
第１のフォトレジスト膜５５を形成する。次に、図７
（ｃ）に示すように、第１のフォトレジスト膜５５をマ
スクとして、ドライエッチングにより、Ｐ−ＳｉＯ２膜
５４を選択的に除去する。次に、図７（ｄ）に示すよう
に、第１のフォトレジスト膜５５をマスクとして、酸素
系ガスを用いたプラズマエッチングにより、有機ポリマ
ー膜５３を選択的に除去して、ビアホールの一部となる
幅がＷ１のホール５６を形成する。このとき、第１のフ
ォトレジスト膜５５を、有機ポリマー膜５３の選択的な
除去と同時にアッシングして除去する。すなわち、第１
のフォトレジスト膜５５のアッシングを、異方性プラズ
マアッシング処理により行う。
【０００７】次に、図７（ｅ）に示すように、Ｐ−Ｓｉ
Ｏ２膜５４上にフォトレジストを塗布した後、後述する
ように上層配線用溝を形成する形状にパターニングされ
た第２のフォトレジスト膜５７を形成する。次に、図７
（ｆ）に示すように、第２のフォトレジスト膜５７をマ
スクとして、ドライエッチングにより、Ｐ−ＳｉＯ２膜
５４を選択的に除去する。続いて、第２のフォトレジス
ト膜５７をマスクとして、酸素系ガスを用いたプラズマ
エッチングにより、有機ポリマー膜５３を選択的に除去
して、幅がＷ２（＞Ｗ１）で、ホール５６よりも浅い上
層配線用溝５８を形成する。このとき、第２のフォトレ
ジスト膜５７を、第１のフォトレジスト膜５５の場合と
同様に、有機ポリマー膜５３の選択的な除去と同時にア
ッシングして除去する。すなわち、第２のフォトレジス
ト膜５７のアッシングも、異方性プラズマアッシング処
理により行う。
Ｏ２膜５４上にフォトレジストを塗布した後、後述する
ように上層配線用溝を形成する形状にパターニングされ
た第２のフォトレジスト膜５７を形成する。次に、図７
（ｆ）に示すように、第２のフォトレジスト膜５７をマ
スクとして、ドライエッチングにより、Ｐ−ＳｉＯ２膜
５４を選択的に除去する。続いて、第２のフォトレジス
ト膜５７をマスクとして、酸素系ガスを用いたプラズマ
エッチングにより、有機ポリマー膜５３を選択的に除去
して、幅がＷ２（＞Ｗ１）で、ホール５６よりも浅い上
層配線用溝５８を形成する。このとき、第２のフォトレ
ジスト膜５７を、第１のフォトレジスト膜５５の場合と
同様に、有機ポリマー膜５３の選択的な除去と同時にア
ッシングして除去する。すなわち、第２のフォトレジス
ト膜５７のアッシングも、異方性プラズマアッシング処
理により行う。
【０００８】次に、図８（ｇ）に示すように、プラズマ
エッチングにより、Ｐ−ＳｉＮ膜５２をエッチバックし
てＣｕ配線５１を選択的に露出する。これにより、ホー
ル５６がＣｕ配線５１の表面まで延長されてビアホール
５９が形成される。次に、図８（ｈ）に示すように、イ
オン化スパッタ法により、上層配線用溝５８及びビアホ
ール５９を含む全面にＣｕ拡散バリア膜としてのＴａＮ
（窒化タンタル）膜６０を形成した後、図８（ｉ）に示
すように、スパッタ法により、このＴａＮ膜６０上に膜
厚が略５０ｎｍのＣｕシード膜６１を形成する。
エッチングにより、Ｐ−ＳｉＮ膜５２をエッチバックし
てＣｕ配線５１を選択的に露出する。これにより、ホー
ル５６がＣｕ配線５１の表面まで延長されてビアホール
５９が形成される。次に、図８（ｈ）に示すように、イ
オン化スパッタ法により、上層配線用溝５８及びビアホ
ール５９を含む全面にＣｕ拡散バリア膜としてのＴａＮ
（窒化タンタル）膜６０を形成した後、図８（ｉ）に示
すように、スパッタ法により、このＴａＮ膜６０上に膜
厚が略５０ｎｍのＣｕシード膜６１を形成する。
【０００９】次に、図８（ｊ）に示すように、めっき法
により、Ｃｕシード膜６１上に膜厚が略８００ｎｍのＣ
ｕめっき膜６２を形成した後、図８（ｋ）に示すよう
に、ＣＭＰ（Chemical Mechanical Polishing）法によ
り、Ｐ−ＳｉＯ２膜５４の表面から上部に形成されてい
るＣｕめっき膜６２、Ｃｕシード膜６１及びＴａＮ膜６
０を除去して平坦化する。これにより、上層配線用溝５
８及びビアホール５９内にそれぞれＣｕめっき膜６２を
埋め込んで同時にＣｕ上層配線６３及びＣｕビアコンタ
クト６４を形成して、デュアルダマシン配線構造を完成
させる。
により、Ｃｕシード膜６１上に膜厚が略８００ｎｍのＣ
ｕめっき膜６２を形成した後、図８（ｋ）に示すよう
に、ＣＭＰ（Chemical Mechanical Polishing）法によ
り、Ｐ−ＳｉＯ２膜５４の表面から上部に形成されてい
るＣｕめっき膜６２、Ｃｕシード膜６１及びＴａＮ膜６
０を除去して平坦化する。これにより、上層配線用溝５
８及びビアホール５９内にそれぞれＣｕめっき膜６２を
埋め込んで同時にＣｕ上層配線６３及びＣｕビアコンタ
クト６４を形成して、デュアルダマシン配線構造を完成
させる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法では、ビアホールを形成するため
に用いたフォトレジスト膜及び上層配線用溝を形成する
ために用いたフォトレジスト膜を除去する際に、低誘電
率膜が異方性プラズマアッシング処理にさらされるの
で、フォトレジスト膜の残渣が発生し易い、という問題
がある。すなわち、図７（ｄ）に示したように、酸素系
ガスを用いたプラズマエッチングにより、低誘電率膜で
ある有機ポリマー膜５３を選択的に除去すると同時に第
１のフォトレジスト膜５５を除去する際に、及び図８
（ｆ）に示したように、酸素系ガスを用いたプラズマエ
ッチングにより、低誘電率膜である有機ポリマー膜５３
を選択的に除去すると同時に第２のフォトレジスト膜５
７を除去する際に、それぞれのフォトレジスト膜５５、
５７が残渣として残り易くなる。そして、この残渣がこ
の後のプロセスに影響するようになるので、良質のデュ
アルダマシン配線構造の形成が困難になる。
半導体装置の製造方法では、ビアホールを形成するため
に用いたフォトレジスト膜及び上層配線用溝を形成する
ために用いたフォトレジスト膜を除去する際に、低誘電
率膜が異方性プラズマアッシング処理にさらされるの
で、フォトレジスト膜の残渣が発生し易い、という問題
がある。すなわち、図７（ｄ）に示したように、酸素系
ガスを用いたプラズマエッチングにより、低誘電率膜で
ある有機ポリマー膜５３を選択的に除去すると同時に第
１のフォトレジスト膜５５を除去する際に、及び図８
（ｆ）に示したように、酸素系ガスを用いたプラズマエ
ッチングにより、低誘電率膜である有機ポリマー膜５３
を選択的に除去すると同時に第２のフォトレジスト膜５
７を除去する際に、それぞれのフォトレジスト膜５５、
５７が残渣として残り易くなる。そして、この残渣がこ
の後のプロセスに影響するようになるので、良質のデュ
アルダマシン配線構造の形成が困難になる。
【００１１】上述のようなフォトレジスト膜５５、５７
の残渣を発生しないようにするには、オーバーアッシン
グを行えばよいが、このように処理した場合には、ビア
ホール５９及び上層配線用溝５６の形状が悪化する傾向
にあるために、適用は困難となる。また、それぞれのフ
ォトレジスト膜５５、５７の除去には、異方性プラズマ
アッシング処理に代えて等方性プラズマアッシング処理
を適用すると効果的となるが、この場合にも、上述と同
様な欠点が避けられなくなる。
の残渣を発生しないようにするには、オーバーアッシン
グを行えばよいが、このように処理した場合には、ビア
ホール５９及び上層配線用溝５６の形状が悪化する傾向
にあるために、適用は困難となる。また、それぞれのフ
ォトレジスト膜５５、５７の除去には、異方性プラズマ
アッシング処理に代えて等方性プラズマアッシング処理
を適用すると効果的となるが、この場合にも、上述と同
様な欠点が避けられなくなる。
【００１２】この発明は、上述の事情に鑑みてなされた
もので、ビアホール及び上層配線用溝を形成するために
用いたそれぞれのフォトレジスト膜を除去する際に、低
誘電率膜をプラズマアッシング処理にさらさないで良質
なデュアルダマシン配線構造を形成することができるよ
うにした半導体装置の製造方法を提供することを目的と
している。
もので、ビアホール及び上層配線用溝を形成するために
用いたそれぞれのフォトレジスト膜を除去する際に、低
誘電率膜をプラズマアッシング処理にさらさないで良質
なデュアルダマシン配線構造を形成することができるよ
うにした半導体装置の製造方法を提供することを目的と
している。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、Ｃｕ又はＣｕを主成分とす
る下層配線を形成した半導体基板上に低誘電率膜を含む
層間絶縁膜を形成した後、該層間絶縁膜に上層配線用溝
及びビアホールを形成し、上記上層配線用溝及びビアホ
ール内にそれぞれＣｕ又はＣｕを主成分とする導電材料
を埋め込んで同時に該導電材料から成る上層配線及びビ
アコンタクトを形成する半導体装置の製造方法に係り、
上記層間絶縁膜上にメタルマスクを形成した後、該メタ
ルマスク上に上記ビアホールを形成する形状にパターニ
ングされた第１のフォトレジスト膜及び上記上層配線用
溝を形成する形状にパターニングされた第２のフォトレ
ジスト膜を順次に形成し、該メタルマスクを上記第１及
び第２のフォトレジスト膜のパターンに応じた形状にパ
ターニングした後、該メタルマスクを用いて上記層間絶
縁膜に上記ビアホール及び上層配線用溝をパターニング
する以前に、上記第１及び第２のフォトレジスト膜を除
去することを特徴としている。
に、請求項１記載の発明は、Ｃｕ又はＣｕを主成分とす
る下層配線を形成した半導体基板上に低誘電率膜を含む
層間絶縁膜を形成した後、該層間絶縁膜に上層配線用溝
及びビアホールを形成し、上記上層配線用溝及びビアホ
ール内にそれぞれＣｕ又はＣｕを主成分とする導電材料
を埋め込んで同時に該導電材料から成る上層配線及びビ
アコンタクトを形成する半導体装置の製造方法に係り、
上記層間絶縁膜上にメタルマスクを形成した後、該メタ
ルマスク上に上記ビアホールを形成する形状にパターニ
ングされた第１のフォトレジスト膜及び上記上層配線用
溝を形成する形状にパターニングされた第２のフォトレ
ジスト膜を順次に形成し、該メタルマスクを上記第１及
び第２のフォトレジスト膜のパターンに応じた形状にパ
ターニングした後、該メタルマスクを用いて上記層間絶
縁膜に上記ビアホール及び上層配線用溝をパターニング
する以前に、上記第１及び第２のフォトレジスト膜を除
去することを特徴としている。
【００１４】請求項２記載の発明は、Ｃｕ又はＣｕを主
成分とする下層配線を形成した半導体基板上に低誘電率
膜を含む層間絶縁膜を形成した後、該層間絶縁膜に上層
配線用溝及びビアホールを形成し、上記上層配線用溝及
びビアホール内にそれぞれＣｕ又はＣｕを主成分とする
導電材料を埋め込んで同時に該導電材料から成る上層配
線及びビアコンタクトを形成する半導体装置の製造方法
に係り、上記層間絶縁膜上にメタルマスクを形成するメ
タルマスク形成工程と、上記メタルマスク上に上記ビア
ホールを形成する形状にパターニングされた第１のフォ
トレジスト膜を形成する第１のフォトレジスト膜形成工
程と、上記メタルマスクを上記第１のフォトレジスト膜
のパターンに応じた形状にパターニングした後、上記第
１のフォトレジスト膜を等方性プラズマアッシング処理
により除去する第１のフォトレジスト膜除去工程と、上
記メタルマスク上に上記上層配線用溝を形成する形状に
パターニングされた第２のフォトレジスト膜を形成する
第２のフォトレジスト膜形成工程と、上記メタルマスク
を上記第２のフォトレジスト膜のパターンに応じた形状
にパターニングした後、上記第２のフォトレジスト膜を
等方性プラズマアッシング処理により除去する第２のフ
ォトレジスト膜除去工程と、上記メタルマスクを用いて
上記層間絶縁膜を順次にパターニングして、上記ビアホ
ール及び上層配線用溝を形成する層間絶縁膜パターニン
グ工程とを含むことを特徴としている。
成分とする下層配線を形成した半導体基板上に低誘電率
膜を含む層間絶縁膜を形成した後、該層間絶縁膜に上層
配線用溝及びビアホールを形成し、上記上層配線用溝及
びビアホール内にそれぞれＣｕ又はＣｕを主成分とする
導電材料を埋め込んで同時に該導電材料から成る上層配
線及びビアコンタクトを形成する半導体装置の製造方法
に係り、上記層間絶縁膜上にメタルマスクを形成するメ
タルマスク形成工程と、上記メタルマスク上に上記ビア
ホールを形成する形状にパターニングされた第１のフォ
トレジスト膜を形成する第１のフォトレジスト膜形成工
程と、上記メタルマスクを上記第１のフォトレジスト膜
のパターンに応じた形状にパターニングした後、上記第
１のフォトレジスト膜を等方性プラズマアッシング処理
により除去する第１のフォトレジスト膜除去工程と、上
記メタルマスク上に上記上層配線用溝を形成する形状に
パターニングされた第２のフォトレジスト膜を形成する
第２のフォトレジスト膜形成工程と、上記メタルマスク
を上記第２のフォトレジスト膜のパターンに応じた形状
にパターニングした後、上記第２のフォトレジスト膜を
等方性プラズマアッシング処理により除去する第２のフ
ォトレジスト膜除去工程と、上記メタルマスクを用いて
上記層間絶縁膜を順次にパターニングして、上記ビアホ
ール及び上層配線用溝を形成する層間絶縁膜パターニン
グ工程とを含むことを特徴としている。
【００１５】請求項３記載の発明は、Ｃｕ又はＣｕを主
成分とする下層配線を形成した半導体基板上に低誘電率
膜を含む層間絶縁膜を形成した後、該層間絶縁膜に上層
配線用溝及びビアホールを形成し、上記上層配線用溝及
びビアホール内にそれぞれＣｕ又はＣｕを主成分とする
導電材料を埋め込んで同時に該導電材料から成る上層配
線及びビアコンタクトを形成する半導体装置の製造方法
に係り、上記層間絶縁膜上に第１のメタル及び第２のメ
タルを順次に形成して、該第１及び第２のメタルの積層
体から成るメタルマスクを形成するメタルマスク形成工
程と、上記メタルマスク上に上記ビアホールを形成する
形状にパターニングされた第１のフォトレジスト膜を形
成する第１のフォトレジスト膜形成工程と、上記メタル
マスクの上記第１及び第２のメタルを上記第１のフォト
レジスト膜のパターンに応じた形状にパターニングした
後、上記第１のフォトレジスト膜を等方性プラズマアッ
シング処理により除去する第１のフォトレジスト膜除去
工程と、上記メタルマスク上に上記上層配線用溝を形成
する形状にパターニングされた第２のフォトレジスト膜
を形成する第２のフォトレジスト膜形成工程と、上記メ
タルマスクの上記第２のメタルを上記第２のフォトレジ
スト膜のパターンに応じた形状にパターニングした後、
上記第２のフォトレジスト膜を等方性プラズマアッシン
グ処理により除去する第２のフォトレジスト膜除去工程
と、上記メタルマスクを用いて上記層間絶縁膜を順次に
パターニングして、上記ビアホール及び上層配線用溝を
形成する層間絶縁膜パターニング工程とを含むことを特
徴としている。
成分とする下層配線を形成した半導体基板上に低誘電率
膜を含む層間絶縁膜を形成した後、該層間絶縁膜に上層
配線用溝及びビアホールを形成し、上記上層配線用溝及
びビアホール内にそれぞれＣｕ又はＣｕを主成分とする
導電材料を埋め込んで同時に該導電材料から成る上層配
線及びビアコンタクトを形成する半導体装置の製造方法
に係り、上記層間絶縁膜上に第１のメタル及び第２のメ
タルを順次に形成して、該第１及び第２のメタルの積層
体から成るメタルマスクを形成するメタルマスク形成工
程と、上記メタルマスク上に上記ビアホールを形成する
形状にパターニングされた第１のフォトレジスト膜を形
成する第１のフォトレジスト膜形成工程と、上記メタル
マスクの上記第１及び第２のメタルを上記第１のフォト
レジスト膜のパターンに応じた形状にパターニングした
後、上記第１のフォトレジスト膜を等方性プラズマアッ
シング処理により除去する第１のフォトレジスト膜除去
工程と、上記メタルマスク上に上記上層配線用溝を形成
する形状にパターニングされた第２のフォトレジスト膜
を形成する第２のフォトレジスト膜形成工程と、上記メ
タルマスクの上記第２のメタルを上記第２のフォトレジ
スト膜のパターンに応じた形状にパターニングした後、
上記第２のフォトレジスト膜を等方性プラズマアッシン
グ処理により除去する第２のフォトレジスト膜除去工程
と、上記メタルマスクを用いて上記層間絶縁膜を順次に
パターニングして、上記ビアホール及び上層配線用溝を
形成する層間絶縁膜パターニング工程とを含むことを特
徴としている。
【００１６】請求項４記載の発明は、請求項２又は３記
載の半導体装置の製造方法に係り、上記層間絶縁膜を、
上記下層配線上にＣｕ拡散バリア膜を形成する第１の段
階と、該Ｃｕ拡散バリア膜上に上記低誘電率膜を形成す
る第２の段階と、該低誘電率膜上に絶縁保護膜を形成す
る第３の段階とにより形成することを特徴としている。
載の半導体装置の製造方法に係り、上記層間絶縁膜を、
上記下層配線上にＣｕ拡散バリア膜を形成する第１の段
階と、該Ｃｕ拡散バリア膜上に上記低誘電率膜を形成す
る第２の段階と、該低誘電率膜上に絶縁保護膜を形成す
る第３の段階とにより形成することを特徴としている。
【００１７】請求項５記載の発明は、請求項２、３又は
４記載の半導体装置の製造方法に係り、上記メタルマス
クの構成材料として、窒化タングステン、タンタル、タ
ングステン、窒化タンタル、チタン、窒化チタン又はタ
ンステンシリサイドを用いることを特徴としている。し
ている。
４記載の半導体装置の製造方法に係り、上記メタルマス
クの構成材料として、窒化タングステン、タンタル、タ
ングステン、窒化タンタル、チタン、窒化チタン又はタ
ンステンシリサイドを用いることを特徴としている。し
ている。
【００１８】請求項６記載の発明は、請求項２乃至５の
いずれか１に記載の半導体装置の製造方法に係り、上記
Ｃｕ拡散バリア膜の構成材料として、プラズマ窒化シリ
コン又はプラズマ炭化シリコンを用いることを特徴とし
ている。
いずれか１に記載の半導体装置の製造方法に係り、上記
Ｃｕ拡散バリア膜の構成材料として、プラズマ窒化シリ
コン又はプラズマ炭化シリコンを用いることを特徴とし
ている。
【００１９】請求項７記載の発明は、請求項２乃至６の
いずれか１に記載の半導体装置の製造方法に係り、上記
低誘電率膜の構成材料として、有機ポリマー、ＨＳＱ、
有機ＳＯＧ又はポーラスシリカを用いることを特徴とし
ている。
いずれか１に記載の半導体装置の製造方法に係り、上記
低誘電率膜の構成材料として、有機ポリマー、ＨＳＱ、
有機ＳＯＧ又はポーラスシリカを用いることを特徴とし
ている。
【００２０】請求項８記載の発明は、請求項２乃至７の
いずれか１に記載の半導体装置の製造方法に係り、上記
絶縁保護膜の構成材料として、プラズマ酸化シリコン、
プラズマ窒化シリコン、プラズマ酸窒化物又はプラズマ
炭化シリコンを用いることを特徴としている。
いずれか１に記載の半導体装置の製造方法に係り、上記
絶縁保護膜の構成材料として、プラズマ酸化シリコン、
プラズマ窒化シリコン、プラズマ酸窒化物又はプラズマ
炭化シリコンを用いることを特徴としている。
【００２１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１〜図３は、この発明の第１実施例である半導体装置
の製造方法の構成を工程順に示す工程図である。以下、
図１〜図３を参照して、同半導体装置の製造方法につい
て工程順に説明する。まず、図１（ａ）に示すように、
半導体基板（図示せず）上に形成された下層配線として
のＣｕ配線１上に、平行平板のプラズマＣＶＤ法によ
り、膜厚が略５０ｎｍのＰ−ＳｉＮ膜２を形成した後、
回転塗布法により、Ｐ−ＳｉＮ膜２上に膜厚が略８００
ｎｍの有機ポリマー膜３を形成する。次に、窒素雰囲気
中で、略４００℃で略１時間、焼成処理を行う。次に、
同プラズマＣＶＤ法により、有機ポリマー膜３上に膜厚
が略１００ｎｍのＰ−ＳｉＯ2膜４を形成する。ここ
で、Ｐ−ＳｉＮ膜２はＣｕ拡散バリア膜として、有機ポ
リマー膜３は低誘電率膜として、Ｐ−ＳｉＯ２膜４は絶
縁保護膜としてそれぞれ用いている。また、Ｐ−ＳｉＮ
膜２、有機ポリマー膜３及びＰ−ＳｉＯ２膜４から成る
積層膜は層間絶縁膜を構成している。次に、スパッタ法
により、Ｐ−ＳｉＯ２膜４上にメタルマスクとなる膜厚
が略５０ｎｍのＷＮ（窒化タングステン）膜１５を形成
する。
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１〜図３は、この発明の第１実施例である半導体装置
の製造方法の構成を工程順に示す工程図である。以下、
図１〜図３を参照して、同半導体装置の製造方法につい
て工程順に説明する。まず、図１（ａ）に示すように、
半導体基板（図示せず）上に形成された下層配線として
のＣｕ配線１上に、平行平板のプラズマＣＶＤ法によ
り、膜厚が略５０ｎｍのＰ−ＳｉＮ膜２を形成した後、
回転塗布法により、Ｐ−ＳｉＮ膜２上に膜厚が略８００
ｎｍの有機ポリマー膜３を形成する。次に、窒素雰囲気
中で、略４００℃で略１時間、焼成処理を行う。次に、
同プラズマＣＶＤ法により、有機ポリマー膜３上に膜厚
が略１００ｎｍのＰ−ＳｉＯ2膜４を形成する。ここ
で、Ｐ−ＳｉＮ膜２はＣｕ拡散バリア膜として、有機ポ
リマー膜３は低誘電率膜として、Ｐ−ＳｉＯ２膜４は絶
縁保護膜としてそれぞれ用いている。また、Ｐ−ＳｉＮ
膜２、有機ポリマー膜３及びＰ−ＳｉＯ２膜４から成る
積層膜は層間絶縁膜を構成している。次に、スパッタ法
により、Ｐ−ＳｉＯ２膜４上にメタルマスクとなる膜厚
が略５０ｎｍのＷＮ（窒化タングステン）膜１５を形成
する。
【００２２】次に、図１（ｂ）に示すように、ＷＮ膜１
５上にフォトレジストを塗布した後、後述するようにビ
アホールを形成する形状にパターニングされた第１のフ
ォトレジスト膜５を形成する。
５上にフォトレジストを塗布した後、後述するようにビ
アホールを形成する形状にパターニングされた第１のフ
ォトレジスト膜５を形成する。
【００２３】次に、図１（ｃ）に示すように、第１のフ
ォトレジスト膜５をマスクとして、塩素系ガスを用いた
ドライエッチングにより、ＷＮ膜１５を選択的に除去し
て第１のフォトレジスト膜５のパターンに応じた形状に
パターニングする。次に、等方性の酸素プラズマアッシ
ング処理により、第１のフォトレジスト膜５を除去す
る。この第１のフォトレジスト膜５は、このパターンに
応じた形状を既にＷＮ膜１５にパターニングしてあるの
で、存在は不要となっている。このように、フォトレジ
スト膜５を等方性プラズマアッシング処理して除去する
ことにより、フォトレジスト膜５の残渣の発生を防止す
ることができるようになる。しかも、この等方性プラズ
マアッシング処理は、低誘電率膜である有機ポリマー膜
３をさらすことなく行われる。
ォトレジスト膜５をマスクとして、塩素系ガスを用いた
ドライエッチングにより、ＷＮ膜１５を選択的に除去し
て第１のフォトレジスト膜５のパターンに応じた形状に
パターニングする。次に、等方性の酸素プラズマアッシ
ング処理により、第１のフォトレジスト膜５を除去す
る。この第１のフォトレジスト膜５は、このパターンに
応じた形状を既にＷＮ膜１５にパターニングしてあるの
で、存在は不要となっている。このように、フォトレジ
スト膜５を等方性プラズマアッシング処理して除去する
ことにより、フォトレジスト膜５の残渣の発生を防止す
ることができるようになる。しかも、この等方性プラズ
マアッシング処理は、低誘電率膜である有機ポリマー膜
３をさらすことなく行われる。
【００２４】次に、図１（ｄ）に示すように、ＷＮ膜１
５上にフォトレジストを塗布した後、後述するように上
層配線用溝を形成する形状にパターニングされた第２の
フォトレジスト膜７を形成する。
５上にフォトレジストを塗布した後、後述するように上
層配線用溝を形成する形状にパターニングされた第２の
フォトレジスト膜７を形成する。
【００２５】次に、図１（ｅ）に示すように、第２のフ
ォトレジスト膜７をマスクとして、塩素系ガスを用いた
ドライエッチングにより、ＷＮ膜１５を膜厚の途中まで
選択的に除去して第２のフォトレジスト膜７のパターン
に応じた形状にパターニングする。これにより、ＷＮ膜
１５に凸部１６を形成する。この凸部１６は、上層配線
用溝を形成する形状にパターニングされて開口径の大き
いＷＮ上段膜１６Ａと、ビアホールを形成する形状にパ
ターニングされて開口径の小さいＷＮ下段膜１６Ｂとか
ら構成される。
ォトレジスト膜７をマスクとして、塩素系ガスを用いた
ドライエッチングにより、ＷＮ膜１５を膜厚の途中まで
選択的に除去して第２のフォトレジスト膜７のパターン
に応じた形状にパターニングする。これにより、ＷＮ膜
１５に凸部１６を形成する。この凸部１６は、上層配線
用溝を形成する形状にパターニングされて開口径の大き
いＷＮ上段膜１６Ａと、ビアホールを形成する形状にパ
ターニングされて開口径の小さいＷＮ下段膜１６Ｂとか
ら構成される。
【００２６】次に、図１（ｆ）に示すように、等方性の
酸素プラズマアッシング処理により、第２のフォトレジ
スト膜７を除去する。この第２のフォトレジスト膜７
は、このパターンに応じた形状を既にＷＮ膜１５にパタ
ーニングしてあるので、第１のフォトレジスト膜５と同
様に、存在は不要となっている。このように、第２のフ
ォトレジスト膜７を等方性プラズマアッシング処理して
除去することにより、第１のフォトレジスト膜５の場合
と同様に第２のフォトレジスト膜７の残渣の発生を防止
することができるようになる。しかも、この等方性プラ
ズマアッシング処理は、第１のフォトレジスト膜５の場
合と同様に低誘電率膜である有機ポリマー膜３をさらす
ことなく行われる。
酸素プラズマアッシング処理により、第２のフォトレジ
スト膜７を除去する。この第２のフォトレジスト膜７
は、このパターンに応じた形状を既にＷＮ膜１５にパタ
ーニングしてあるので、第１のフォトレジスト膜５と同
様に、存在は不要となっている。このように、第２のフ
ォトレジスト膜７を等方性プラズマアッシング処理して
除去することにより、第１のフォトレジスト膜５の場合
と同様に第２のフォトレジスト膜７の残渣の発生を防止
することができるようになる。しかも、この等方性プラ
ズマアッシング処理は、第１のフォトレジスト膜５の場
合と同様に低誘電率膜である有機ポリマー膜３をさらす
ことなく行われる。
【００２７】次に、図２（ｇ）に示すように、ＷＮ膜１
５をマスクとして、ドライエッチングにより、Ｐ−Ｓｉ
Ｏ２膜４を選択的に除去する。次に、同ＷＮ膜１５をマ
スクとして、酸素ベースのエッチングガスを用いたドラ
イエッチングにより、有機ポリマー膜３を選択的に除去
して、ＷＮ下段膜１６Ｂのパターンに応じた形状にパタ
ーニングして、ビアホールの一部となる幅がＷ１のホー
ル６を形成する。この工程では、メタルマスクであるＷ
Ｎ膜１５に、前述のように除去した第１のフォトレジス
ト膜５の役割を担わせている。
５をマスクとして、ドライエッチングにより、Ｐ−Ｓｉ
Ｏ２膜４を選択的に除去する。次に、同ＷＮ膜１５をマ
スクとして、酸素ベースのエッチングガスを用いたドラ
イエッチングにより、有機ポリマー膜３を選択的に除去
して、ＷＮ下段膜１６Ｂのパターンに応じた形状にパタ
ーニングして、ビアホールの一部となる幅がＷ１のホー
ル６を形成する。この工程では、メタルマスクであるＷ
Ｎ膜１５に、前述のように除去した第１のフォトレジス
ト膜５の役割を担わせている。
【００２８】次に、図２（ｈ）に示すように、塩素系ガ
スを用いたドライエッチングにより、ＷＮ膜１５をエッ
チバックして凸部１６のＷＮ上段膜１６Ａを除去する。
これにより、上層配線用溝を形成する形状となるように
開口径が大きくパターニングされたＷＮ下段膜１６Ｂの
みが残される。
スを用いたドライエッチングにより、ＷＮ膜１５をエッ
チバックして凸部１６のＷＮ上段膜１６Ａを除去する。
これにより、上層配線用溝を形成する形状となるように
開口径が大きくパターニングされたＷＮ下段膜１６Ｂの
みが残される。
【００２９】次に、図２（ｉ）に示すように、ＷＮ下段
膜１６Ｂをマスクとして、ドライエッチングにより、Ｐ
−ＳｉＯ２膜４を選択的に除去する。次に、同ＷＮ下段
膜１６Ｂをマスクとして、酸素ベースのエッチングガス
を用いたドライエッチングにより、有機ポリマー膜３を
選択的に除去して、開口径が大きくパターニングされた
ＷＮ下段膜１６Ｂのパターンに応じた形状にパターニン
グして、幅がＷ２（＞Ｗ１）で、ホール６よりも浅い上
層配線用溝８を形成する。この工程では、メタルマスク
であるＷＮ下段膜１６Ｂに、前述のように除去した第２
のフォトレジスト膜７の役割を担わせている。
膜１６Ｂをマスクとして、ドライエッチングにより、Ｐ
−ＳｉＯ２膜４を選択的に除去する。次に、同ＷＮ下段
膜１６Ｂをマスクとして、酸素ベースのエッチングガス
を用いたドライエッチングにより、有機ポリマー膜３を
選択的に除去して、開口径が大きくパターニングされた
ＷＮ下段膜１６Ｂのパターンに応じた形状にパターニン
グして、幅がＷ２（＞Ｗ１）で、ホール６よりも浅い上
層配線用溝８を形成する。この工程では、メタルマスク
であるＷＮ下段膜１６Ｂに、前述のように除去した第２
のフォトレジスト膜７の役割を担わせている。
【００３０】次に、図２（ｊ）に示すように、プラズマ
エッチングにより、Ｐ−ＳｉＮ膜２をエッチバックして
Ｃｕ配線１を選択的に露出する。これにより、ホール６
がＣｕ配線１の表面まで延長されてビアホール９が形成
される。
エッチングにより、Ｐ−ＳｉＮ膜２をエッチバックして
Ｃｕ配線１を選択的に露出する。これにより、ホール６
がＣｕ配線１の表面まで延長されてビアホール９が形成
される。
【００３１】次に、図２（ｋ）に示すように、イオン化
スパッタ法により、上層配線用溝８及びビアホール９を
含む全面にＣｕ拡散バリア膜としてＷＮ（窒化タングス
テン）膜１０を形成する。
スパッタ法により、上層配線用溝８及びビアホール９を
含む全面にＣｕ拡散バリア膜としてＷＮ（窒化タングス
テン）膜１０を形成する。
【００３２】次に、図２（ｌ）に示すように、スパッタ
法により、ＷＮ膜１０上に膜厚が略５０ｎｍのＣｕシー
ド膜１１を形成した後、図３（ｍ）に示すように、めっ
き法により、Ｃｕシード膜１１上に膜厚が略８００ｎｍ
のＣｕめっき膜１２を形成する。
法により、ＷＮ膜１０上に膜厚が略５０ｎｍのＣｕシー
ド膜１１を形成した後、図３（ｍ）に示すように、めっ
き法により、Ｃｕシード膜１１上に膜厚が略８００ｎｍ
のＣｕめっき膜１２を形成する。
【００３３】次に、図３（ｎ）に示すように、ＣＭＰ法
により、Ｐ−ＳｉＯ２膜４の表面から上部に形成されて
いるＣｕめっき膜１２、Ｃｕシード膜１１、ＷＮ膜１０
及びＷＮ下段膜１６Ｂを除去して平坦化する。これによ
り、上層配線用溝８及びビアホール９内にそれぞれＣｕ
めっき膜１２を埋め込んで同時にＣｕ上層配線１３及び
Ｃｕビアコンタクト１４を形成して、デュアルダマシン
配線構造を完成させる。このようにして形成されたデュ
アルダマシン配線構造は、従来の図８（ｋ）に相当した
構造を有している。
により、Ｐ−ＳｉＯ２膜４の表面から上部に形成されて
いるＣｕめっき膜１２、Ｃｕシード膜１１、ＷＮ膜１０
及びＷＮ下段膜１６Ｂを除去して平坦化する。これによ
り、上層配線用溝８及びビアホール９内にそれぞれＣｕ
めっき膜１２を埋め込んで同時にＣｕ上層配線１３及び
Ｃｕビアコンタクト１４を形成して、デュアルダマシン
配線構造を完成させる。このようにして形成されたデュ
アルダマシン配線構造は、従来の図８（ｋ）に相当した
構造を有している。
【００３４】このように、この例の構成によれば、低誘
電率膜を含む層間絶縁膜上にメタルマスクとなるＷＮ膜
１５を形成した後、このＷＮ膜１５上にビアホールを形
成する形状にパターニングされた第１のフォトレジスト
膜５及び上層配線用溝を形成する形状にパターニングさ
れた第２のフォトレジスト膜７を順次に形成し、ＷＮ膜
１５を第１及び第２のフォトレジスト膜５、７のパター
ンに応じた形状にパターニングした後、このＷＮ膜１５
をマスクとして用いて層間絶縁膜にビアホール及び上層
配線用溝をパターニングするので、このパターニング時
には第１及び第２のフォトレジスト膜５、７を不要とす
ることができる。したがって、ビアホール及び上層配線
用溝を形成するために用いたそれぞれのフォトレジスト
膜を除去する際に、低誘電率膜をプラズマアッシング処
理にさらさないで良質なデュアルダマシン配線構造を形
成することができる。
電率膜を含む層間絶縁膜上にメタルマスクとなるＷＮ膜
１５を形成した後、このＷＮ膜１５上にビアホールを形
成する形状にパターニングされた第１のフォトレジスト
膜５及び上層配線用溝を形成する形状にパターニングさ
れた第２のフォトレジスト膜７を順次に形成し、ＷＮ膜
１５を第１及び第２のフォトレジスト膜５、７のパター
ンに応じた形状にパターニングした後、このＷＮ膜１５
をマスクとして用いて層間絶縁膜にビアホール及び上層
配線用溝をパターニングするので、このパターニング時
には第１及び第２のフォトレジスト膜５、７を不要とす
ることができる。したがって、ビアホール及び上層配線
用溝を形成するために用いたそれぞれのフォトレジスト
膜を除去する際に、低誘電率膜をプラズマアッシング処
理にさらさないで良質なデュアルダマシン配線構造を形
成することができる。
【００３５】◇第２実施例 図４〜図６は、この発明の第２実施例である半導体装置
の製造方法の構成を工程順に示す工程図である。この例
の半導体装置の製造方法の構成が、上述した第１実施例
の構成と大きく異なるところは、メタルマスクを２種類
のメタルを積層して構成するようにした点である。以
下、図４〜図６を参照して、同半導体装置の製造方法に
ついて工程順に説明する。まず、図４（ａ）に示すよう
に、半導体基板（図示せず）上に形成された下層配線と
してのＣｕ配線２１上に、平行平板のプラズマＣＶＤ法
により、膜厚が略５０ｎｍのＰ−ＳｉＮ膜２２を形成し
た後、回転塗布法により、Ｐ−ＳｉＮ膜２２上に膜厚が
略８００ｎｍの有機ポリマー膜２３を形成する。次に、
窒素雰囲気中で、略４００℃で略１時間、焼成処理を行
う。次に、同プラズマＣＶＤ法により、有機ポリマー膜
２３上に膜厚が略１００ｎｍのＰ−ＳｉＯ２膜２４を形
成する。ここで、Ｐ−ＳｉＮ膜２２はＣｕ拡散バリア膜
として、有機ポリマー膜２３は低誘電率膜として、Ｐ−
ＳｉＯ２膜２４は絶縁保護膜としてそれぞれ用いてい
る。また、Ｐ−ＳｉＮ膜２２、有機ポリマー膜２３及び
Ｐ−ＳｉＯ２膜２４から成る積層膜は層間絶縁膜を構成
している。次に、スパッタ法により、Ｐ−ＳｉＯ２膜２
４上に第１のメタルマスクとなる膜厚が略１００ｎｍの
Ｔａ（タンタル）膜３５、第２のメタルマスクとなる膜
膜が略１００ｎｍのＷ（タングステン）膜３７を順次に
形成する。このように、この例ではメタルマスクを、Ｔ
ａ膜３５とＷ膜３７とを積層して構成する。
の製造方法の構成を工程順に示す工程図である。この例
の半導体装置の製造方法の構成が、上述した第１実施例
の構成と大きく異なるところは、メタルマスクを２種類
のメタルを積層して構成するようにした点である。以
下、図４〜図６を参照して、同半導体装置の製造方法に
ついて工程順に説明する。まず、図４（ａ）に示すよう
に、半導体基板（図示せず）上に形成された下層配線と
してのＣｕ配線２１上に、平行平板のプラズマＣＶＤ法
により、膜厚が略５０ｎｍのＰ−ＳｉＮ膜２２を形成し
た後、回転塗布法により、Ｐ−ＳｉＮ膜２２上に膜厚が
略８００ｎｍの有機ポリマー膜２３を形成する。次に、
窒素雰囲気中で、略４００℃で略１時間、焼成処理を行
う。次に、同プラズマＣＶＤ法により、有機ポリマー膜
２３上に膜厚が略１００ｎｍのＰ−ＳｉＯ２膜２４を形
成する。ここで、Ｐ−ＳｉＮ膜２２はＣｕ拡散バリア膜
として、有機ポリマー膜２３は低誘電率膜として、Ｐ−
ＳｉＯ２膜２４は絶縁保護膜としてそれぞれ用いてい
る。また、Ｐ−ＳｉＮ膜２２、有機ポリマー膜２３及び
Ｐ−ＳｉＯ２膜２４から成る積層膜は層間絶縁膜を構成
している。次に、スパッタ法により、Ｐ−ＳｉＯ２膜２
４上に第１のメタルマスクとなる膜厚が略１００ｎｍの
Ｔａ（タンタル）膜３５、第２のメタルマスクとなる膜
膜が略１００ｎｍのＷ（タングステン）膜３７を順次に
形成する。このように、この例ではメタルマスクを、Ｔ
ａ膜３５とＷ膜３７とを積層して構成する。
【００３６】次に、図４（ｂ）に示すように、Ｗ膜３７
上にフォトレジストを塗布した後、後述するようにビア
ホールを形成する形状にパターニングされた第１のフォ
トレジスト膜２５を形成する。
上にフォトレジストを塗布した後、後述するようにビア
ホールを形成する形状にパターニングされた第１のフォ
トレジスト膜２５を形成する。
【００３７】次に、図４（ｃ）に示すように、第１のフ
ォトレジスト膜２５をマスクとして、塩素系ガスを用い
たドライエッチングにより、Ｗ膜３７及びＴａ膜３５を
選択的に除去して第１のフォトレジスト膜２５のパター
ンに応じた形状にパターニングする。次に、等方性の酸
素プラズマアッシング処理及びウエット処理により、第
１のフォトレジスト膜２５を除去する。この第１のフォ
トレジスト膜２５は、このパターンに応じた形状を既に
Ｗ膜３７及びＴａ膜３５にパターニングしてあるので、
存在は不要となっている。このように、フォトレジスト
膜２５を等方性プラズマアッシング処理して除去するこ
とにより、フォトレジスト膜２５の残渣の発生を防止す
ることができるようになる。しかも、この等方性プラズ
マアッシング処理は、低誘電率膜である有機ポリマー膜
２３をさらすことなく行われる。
ォトレジスト膜２５をマスクとして、塩素系ガスを用い
たドライエッチングにより、Ｗ膜３７及びＴａ膜３５を
選択的に除去して第１のフォトレジスト膜２５のパター
ンに応じた形状にパターニングする。次に、等方性の酸
素プラズマアッシング処理及びウエット処理により、第
１のフォトレジスト膜２５を除去する。この第１のフォ
トレジスト膜２５は、このパターンに応じた形状を既に
Ｗ膜３７及びＴａ膜３５にパターニングしてあるので、
存在は不要となっている。このように、フォトレジスト
膜２５を等方性プラズマアッシング処理して除去するこ
とにより、フォトレジスト膜２５の残渣の発生を防止す
ることができるようになる。しかも、この等方性プラズ
マアッシング処理は、低誘電率膜である有機ポリマー膜
２３をさらすことなく行われる。
【００３８】次に、図４（ｄ）に示すように、Ｗ膜３７
上にフォトレジストを塗布した後、後述するように上層
配線用溝を形成する形状にパターニングされた第２のフ
ォトレジスト膜２７を形成する。
上にフォトレジストを塗布した後、後述するように上層
配線用溝を形成する形状にパターニングされた第２のフ
ォトレジスト膜２７を形成する。
【００３９】次に、図４（ｅ）に示すように、第２のフ
ォトレジスト膜２７をマスクとして、ドライエッチング
により、Ｗ膜３７を選択的に除去して第２のフォトレジ
スト膜２７のパターンに応じた形状にパターニングす
る。これにより、凸部３６を形成する。このドライエッ
チングは、Ｔａ膜３５との選択比のあるエッチング条件
で行う。凸部３６は、上層配線用溝を形成する形状にパ
ターニングされて開口径の大きいＷ膜３７と、ビアホー
ルを形成する形状にパターニングされて開口径の小さい
Ｔａ膜３５とから構成される。
ォトレジスト膜２７をマスクとして、ドライエッチング
により、Ｗ膜３７を選択的に除去して第２のフォトレジ
スト膜２７のパターンに応じた形状にパターニングす
る。これにより、凸部３６を形成する。このドライエッ
チングは、Ｔａ膜３５との選択比のあるエッチング条件
で行う。凸部３６は、上層配線用溝を形成する形状にパ
ターニングされて開口径の大きいＷ膜３７と、ビアホー
ルを形成する形状にパターニングされて開口径の小さい
Ｔａ膜３５とから構成される。
【００４０】次に、図４（ｆ）に示すように、等方性の
酸素プラズマアッシング処理及びウエット処理により、
第２のフォトレジスト膜２７を除去する。この第２のフ
ォトレジスト膜２７は、このパターンに応じた形状を既
にＷ膜３７にパターニングしてあるので、第１のフォト
レジスト膜２５と同様に、存在は不要となっている。こ
のように、第２のフォトレジスト膜２７を等方性プラズ
マアッシング処理して除去することにより、第１のフォ
トレジスト膜２５の場合と同様に第２のフォトレジスト
膜２７の残渣の発生を防止することができるようにな
る。しかも、この等方性プラズマアッシング処理は、第
１のフォトレジスト膜２５の場合と同様に低誘電率膜で
ある有機ポリマー膜２３をさらすことなく行われる。
酸素プラズマアッシング処理及びウエット処理により、
第２のフォトレジスト膜２７を除去する。この第２のフ
ォトレジスト膜２７は、このパターンに応じた形状を既
にＷ膜３７にパターニングしてあるので、第１のフォト
レジスト膜２５と同様に、存在は不要となっている。こ
のように、第２のフォトレジスト膜２７を等方性プラズ
マアッシング処理して除去することにより、第１のフォ
トレジスト膜２５の場合と同様に第２のフォトレジスト
膜２７の残渣の発生を防止することができるようにな
る。しかも、この等方性プラズマアッシング処理は、第
１のフォトレジスト膜２５の場合と同様に低誘電率膜で
ある有機ポリマー膜２３をさらすことなく行われる。
【００４１】次に、図５（ｇ）に示すように、Ｔａ膜３
５をマスクとして、ドライエッチングにより、Ｐ−Ｓｉ
Ｏ２膜２４を選択的に除去する。次に、同Ｔａ膜３５を
マスクとして、酸素ベースのエッチングガスを用いたド
ライエッチングにより、有機ポリマー膜２３を選択的に
除去して、Ｔａ膜３５のパターンに応じた形状にパター
ニングして、ビアホールの一部となる幅がＷ１のホール
２６を形成する。
５をマスクとして、ドライエッチングにより、Ｐ−Ｓｉ
Ｏ２膜２４を選択的に除去する。次に、同Ｔａ膜３５を
マスクとして、酸素ベースのエッチングガスを用いたド
ライエッチングにより、有機ポリマー膜２３を選択的に
除去して、Ｔａ膜３５のパターンに応じた形状にパター
ニングして、ビアホールの一部となる幅がＷ１のホール
２６を形成する。
【００４２】次に、図５（ｈ）に示すように、Ｗ膜３７
をマスクとして、ドライエッチングにより、Ｔａ膜３５
を選択的に除去する。このドライエッチングは、Ｔａ膜
３５との選択比のあるエッチング条件で行う。次に、ド
ライエッチングにより、Ｗ膜３７を除去する。これによ
り、Ｔａ膜３５は、上層配線用溝を形成する形状となる
ように開口径が大きくパターニングされて残される。
をマスクとして、ドライエッチングにより、Ｔａ膜３５
を選択的に除去する。このドライエッチングは、Ｔａ膜
３５との選択比のあるエッチング条件で行う。次に、ド
ライエッチングにより、Ｗ膜３７を除去する。これによ
り、Ｔａ膜３５は、上層配線用溝を形成する形状となる
ように開口径が大きくパターニングされて残される。
【００４３】次に、図５（ｉ）に示すように、Ｔａ膜３
５をマスクとして、ドライエッチングにより、Ｐ−Ｓｉ
Ｏ２膜２４を選択的に除去する。次に、同Ｔａ膜３５を
マスクとして、酸素ベースのエッチングガスを用いたド
ライエッチングにより、有機ポリマー膜２３を選択的に
除去して、幅がＷ２（＞Ｗ１）で、ホール２６よりも浅
い上層配線用溝２８を形成する。
５をマスクとして、ドライエッチングにより、Ｐ−Ｓｉ
Ｏ２膜２４を選択的に除去する。次に、同Ｔａ膜３５を
マスクとして、酸素ベースのエッチングガスを用いたド
ライエッチングにより、有機ポリマー膜２３を選択的に
除去して、幅がＷ２（＞Ｗ１）で、ホール２６よりも浅
い上層配線用溝２８を形成する。
【００４４】次に、図５（ｊ）に示すように、プラズマ
エッチングにより、Ｐ−ＳｉＮ膜２２をエッチバックし
てＣｕ配線２１を選択的に露出する。これにより、ホー
ル２６がＣｕ配線２１の表面まで延長されてビアホール
２９が形成される。
エッチングにより、Ｐ−ＳｉＮ膜２２をエッチバックし
てＣｕ配線２１を選択的に露出する。これにより、ホー
ル２６がＣｕ配線２１の表面まで延長されてビアホール
２９が形成される。
【００４５】次に、図５（ｋ）に示すように、イオン化
スパッタ法により、上層配線用溝２８及びビアホール２
９を含む全面にＣｕ拡散バリア膜としてのＴａＮ（窒化
タンタル）膜３０を形成する。
スパッタ法により、上層配線用溝２８及びビアホール２
９を含む全面にＣｕ拡散バリア膜としてのＴａＮ（窒化
タンタル）膜３０を形成する。
【００４６】次に、図５（ｌ）に示すように、スパッタ
法により、ＴａＮ膜３０上に膜厚が略５０ｎｍのＣｕシ
ード膜３１を形成した後、図６（ｍ）に示すように、め
っき法により、Ｃｕシード膜３１上に膜厚が略８００ｎ
ｍのＣｕめっき膜３２を形成する。
法により、ＴａＮ膜３０上に膜厚が略５０ｎｍのＣｕシ
ード膜３１を形成した後、図６（ｍ）に示すように、め
っき法により、Ｃｕシード膜３１上に膜厚が略８００ｎ
ｍのＣｕめっき膜３２を形成する。
【００４７】次に、図６（ｎ）に示すように、ＣＭＰ法
により、Ｐ−ＳｉＯ２膜２４の表面から上部に形成され
ているＣｕめっき膜３２、Ｃｕシード膜３１、ＴａＮ膜
３０及びＴａ膜３５を除去して平坦化する。これによ
り、上層配線用溝２８及びビアホール２９内にそれぞれ
Ｃｕめっき膜３２を埋め込んで同時にＣｕ上層配線３３
及びＣｕビアコンタクト３４を形成して、デュアルダマ
シン配線構造を完成させる。このようにして形成された
デュアルダマシン配線構造は、第１実施例の図３（ｎ）
に相当した構造を有している。
により、Ｐ−ＳｉＯ２膜２４の表面から上部に形成され
ているＣｕめっき膜３２、Ｃｕシード膜３１、ＴａＮ膜
３０及びＴａ膜３５を除去して平坦化する。これによ
り、上層配線用溝２８及びビアホール２９内にそれぞれ
Ｃｕめっき膜３２を埋め込んで同時にＣｕ上層配線３３
及びＣｕビアコンタクト３４を形成して、デュアルダマ
シン配線構造を完成させる。このようにして形成された
デュアルダマシン配線構造は、第１実施例の図３（ｎ）
に相当した構造を有している。
【００４８】このように、この例の構成によれば、第１
実施例におけるＷＮ膜１５に代えて、Ｔａ膜３５及びＷ
膜３７の積層体から成るメタルマスクを構成して、Ｗ膜
３７上にビアホールを形成する形状にパターニングされ
た第１のフォトレジスト膜２５及び上層配線用溝を形成
する形状にパターニングされた第２のフォトレジスト膜
２７を順次に形成し、Ｔａ膜３５を第１のフォトレジス
ト膜２５のパターンに応じた形状にパターニングする一
方、Ｗ膜３７を第２のフォトレジスト膜２７のパターン
に応じた形状にパターニングした後、この積層体をマス
クとして用いて低誘電率膜を含む層間絶縁膜にビアホー
ル及び上層配線用溝をパターニングするので、このパタ
ーニング時には第１及び第２のフォトレジスト膜２５、
２７を不要とすることができる。
実施例におけるＷＮ膜１５に代えて、Ｔａ膜３５及びＷ
膜３７の積層体から成るメタルマスクを構成して、Ｗ膜
３７上にビアホールを形成する形状にパターニングされ
た第１のフォトレジスト膜２５及び上層配線用溝を形成
する形状にパターニングされた第２のフォトレジスト膜
２７を順次に形成し、Ｔａ膜３５を第１のフォトレジス
ト膜２５のパターンに応じた形状にパターニングする一
方、Ｗ膜３７を第２のフォトレジスト膜２７のパターン
に応じた形状にパターニングした後、この積層体をマス
クとして用いて低誘電率膜を含む層間絶縁膜にビアホー
ル及び上層配線用溝をパターニングするので、このパタ
ーニング時には第１及び第２のフォトレジスト膜２５、
２７を不要とすることができる。
【００４９】このように、この例の構成によっても、第
１実施例において述べたのと略同様の効果を得ることが
できる。加えて、この例の構成によれば、２種類のメタ
ルを積層して構成したメタルマスクを用いるので、選択
エッチングによりメタルマスクを所望の形状にパターニ
ングできるので、メタルマスクのパターニングが容易と
なる。
１実施例において述べたのと略同様の効果を得ることが
できる。加えて、この例の構成によれば、２種類のメタ
ルを積層して構成したメタルマスクを用いるので、選択
エッチングによりメタルマスクを所望の形状にパターニ
ングできるので、メタルマスクのパターニングが容易と
なる。
【００５０】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、デュア
ルダマシン配線構造は二層配線を形成する例で説明した
が、上層配線上にさらに次の上層配線を形成してより多
くの多層配線を形成することもできる。また、Ｃｕ配線
はＣｕに微量の他の導電材料が含まれていても、実質的
にＣｕを主成分とする構成になっていれば、同様に適用
することができる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、デュア
ルダマシン配線構造は二層配線を形成する例で説明した
が、上層配線上にさらに次の上層配線を形成してより多
くの多層配線を形成することもできる。また、Ｃｕ配線
はＣｕに微量の他の導電材料が含まれていても、実質的
にＣｕを主成分とする構成になっていれば、同様に適用
することができる。
【００５１】また、メタルマスクの構成材料としては、
実施例で用いたものに限らずに、ＴａＮ（窒化タンタ
ル）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）又はＷＳ
ｉ（タンステンシリサイド）等の他の材料を用いること
ができる。また、Ｃｕ拡散バリア膜の構成材料として
は、実施例で用いたものに限らずに、Ｐ−ＳｉＣ（プラ
ズマ炭化シリコン）等の他の材料を用いることができ
る。
実施例で用いたものに限らずに、ＴａＮ（窒化タンタ
ル）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）又はＷＳ
ｉ（タンステンシリサイド）等の他の材料を用いること
ができる。また、Ｃｕ拡散バリア膜の構成材料として
は、実施例で用いたものに限らずに、Ｐ−ＳｉＣ（プラ
ズマ炭化シリコン）等の他の材料を用いることができ
る。
【００５２】また、低誘電率膜の構成材料としては、実
施例で用いたものに限らずに、ＨＳＱ、有機ＳＯＧ又は
ポーラスシリカ等の他の材料を用いることができる。ま
た、絶縁保護膜の構成材料として、実施例で用いたもの
に限らずに、Ｐ−ＳｉＮ（プラズマ窒化シリコン）、Ｐ
−ＳｉＯＮ（プラズマ酸窒化シリコン）又はＰ−ＳｉＣ
（プラズマ炭化シリコン）等の他の材料を用いることが
できる。また、各絶縁膜、各導電膜等の膜厚、形成手段
等の条件は一例を示したものであり、必要に応じて変更
することができる。
施例で用いたものに限らずに、ＨＳＱ、有機ＳＯＧ又は
ポーラスシリカ等の他の材料を用いることができる。ま
た、絶縁保護膜の構成材料として、実施例で用いたもの
に限らずに、Ｐ−ＳｉＮ（プラズマ窒化シリコン）、Ｐ
−ＳｉＯＮ（プラズマ酸窒化シリコン）又はＰ−ＳｉＣ
（プラズマ炭化シリコン）等の他の材料を用いることが
できる。また、各絶縁膜、各導電膜等の膜厚、形成手段
等の条件は一例を示したものであり、必要に応じて変更
することができる。
【００５３】
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、低誘電率膜を含む層間絶縁膜
上にメタルマスクを形成した後、このメタルマスク上に
ビアホールを形成する形状にパターニングされた第１の
フォトレジスト膜及び上層配線用溝を形成する形状にパ
ターニングされた第２のフォトレジスト膜を順次に形成
し、メタルマスクを第１及び第２のフォトレジスト膜の
パターンに応じた形状にパターニングした後、このメタ
ルマスクを用いて層間絶縁膜にビアホール及び上層配線
用溝をパターニングするので、このパターニング時には
第１及び第２のフォトレジスト膜を不要とすることがで
きる。また、この発明の他の構成の半導体装置の製造方
法によれば、低誘電率膜を含む層間絶縁膜上に第１のメ
タル及び第２のメタルの積層体から成るメタルマスクを
形成した後、このメタルマスク上にビアホールを形成す
る形状にパターニングされた第１のフォトレジスト膜及
び上層配線用溝を形成する形状にパターニングされた第
２のフォトレジスト膜を順次に形成し、第１のメタルを
第１のフォトレジスト膜のパターンに応じた形状にパタ
ーニングする一方、第２のメタルを第２のフォトレジス
ト膜のパターンに応じた形状にパターニングした後、こ
の積層体をマスクとして用いて層間絶縁膜にビアホール
及び上層配線用溝をパターニングするので、このパター
ニング時には第１及び第２のフォトレジスト膜を不要と
することができる。したがって、ビアホール及び上層配
線用溝を形成するために用いたそれぞれのフォトレジス
ト膜を除去する際に、低誘電率膜をプラズマアッシング
処理にさらさないで良質なデュアルダマシン配線構造を
形成することができる。
装置の製造方法によれば、低誘電率膜を含む層間絶縁膜
上にメタルマスクを形成した後、このメタルマスク上に
ビアホールを形成する形状にパターニングされた第１の
フォトレジスト膜及び上層配線用溝を形成する形状にパ
ターニングされた第２のフォトレジスト膜を順次に形成
し、メタルマスクを第１及び第２のフォトレジスト膜の
パターンに応じた形状にパターニングした後、このメタ
ルマスクを用いて層間絶縁膜にビアホール及び上層配線
用溝をパターニングするので、このパターニング時には
第１及び第２のフォトレジスト膜を不要とすることがで
きる。また、この発明の他の構成の半導体装置の製造方
法によれば、低誘電率膜を含む層間絶縁膜上に第１のメ
タル及び第２のメタルの積層体から成るメタルマスクを
形成した後、このメタルマスク上にビアホールを形成す
る形状にパターニングされた第１のフォトレジスト膜及
び上層配線用溝を形成する形状にパターニングされた第
２のフォトレジスト膜を順次に形成し、第１のメタルを
第１のフォトレジスト膜のパターンに応じた形状にパタ
ーニングする一方、第２のメタルを第２のフォトレジス
ト膜のパターンに応じた形状にパターニングした後、こ
の積層体をマスクとして用いて層間絶縁膜にビアホール
及び上層配線用溝をパターニングするので、このパター
ニング時には第１及び第２のフォトレジスト膜を不要と
することができる。したがって、ビアホール及び上層配
線用溝を形成するために用いたそれぞれのフォトレジス
ト膜を除去する際に、低誘電率膜をプラズマアッシング
処理にさらさないで良質なデュアルダマシン配線構造を
形成することができる。
【図１】この発明の第１実施例である半導体装置の製造
方法の構成を工程順に示す工程図である。
方法の構成を工程順に示す工程図である。
【図２】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図３】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図４】この発明の第２実施例である半導体装置の製造
方法の構成を工程順に示す工程図である。
方法の構成を工程順に示す工程図である。
【図５】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図６】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図７】従来の半導体装置の製造方法の構成を工程順に
示す工程図である。
示す工程図である。
【図８】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
１、２１ Ｃｕ配線（下層配線） ２、２２ Ｐ−ＳｉＮ膜（Ｃｕ拡散バリア膜） ３、２３ 有機ポリマー膜（低誘電率膜） ４、２４ Ｐ−ＳｉＯ２膜（絶縁保護膜） ５、２５ 第１のフォトレジスト膜 ６、２６ ホール ７、２７ 第２のフォトレジスト膜 ８、２８ 上層配線用溝 ９、２９ ビアホール １０ ＷＮ膜（Ｃｕ拡散バリア膜） １１、３１ Ｃｕシード膜 １２、３２ Ｃｕめっき膜 １３、３３ Ｃｕ上層配線 １４、３４ Ｃｕビアコンタクト １５ ＷＮ膜（メタルマスク） １６、３６ 凸部 １６Ａ ＷＮ上段膜 １６Ｂ ＷＮ下段膜 ３０ ＴａＮ膜（Ｃｕ拡散バリア膜） ３５ Ｔａ膜（第１のメタルマスク） ３７ Ｗ膜（第２のメタルマスク）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH12 HH32 HH34 JJ11 JJ12 JJ32 JJ34 KK11 KK12 MM02 MM12 MM13 NN06 NN07 PP15 PP27 PP28 QQ08 QQ09 QQ11 QQ27 QQ37 QQ48 RR04 RR06 RR08 RR21 RR25 SS15 SS21 TT04 XX21 XX24
Claims (8)
- 【請求項１】 Ｃｕ又はＣｕを主成分とする下層配線を
形成した半導体基板上に低誘電率膜を含む層間絶縁膜を
形成した後、該層間絶縁膜に上層配線用溝及びビアホー
ルを形成し、前記上層配線用溝及びビアホール内にそれ
ぞれＣｕ又はＣｕを主成分とする導電材料を埋め込んで
同時に該導電材料から成る上層配線及びビアコンタクト
を形成する半導体装置の製造方法であって、 前記層間絶縁膜上にメタルマスクを形成した後、該メタ
ルマスク上に前記ビアホールを形成する形状にパターニ
ングされた第１のフォトレジスト膜及び前記上層配線用
溝を形成する形状にパターニングされた第２のフォトレ
ジスト膜を順次に形成し、該メタルマスクを前記第１及
び第２のフォトレジスト膜のパターンに応じた形状にパ
ターニングした後、該メタルマスクを用いて前記層間絶
縁膜に前記ビアホール及び上層配線用溝をパターニング
する以前に、前記第１及び第２のフォトレジスト膜を除
去することを特徴とする半導体装置の製造方法。 - 【請求項２】 Ｃｕ又はＣｕを主成分とする下層配線を
形成した半導体基板上に低誘電率膜を含む層間絶縁膜を
形成した後、該層間絶縁膜に上層配線用溝及びビアホー
ルを形成し、前記上層配線用溝及びビアホール内にそれ
ぞれＣｕ又はＣｕを主成分とする導電材料を埋め込んで
同時に該導電材料から成る上層配線及びビアコンタクト
を形成する半導体装置の製造方法であって、 前記層間絶縁膜上にメタルマスクを形成するメタルマス
ク形成工程と、 前記メタルマスク上に前記ビアホールを形成する形状に
パターニングされた第１のフォトレジスト膜を形成する
第１のフォトレジスト膜形成工程と、 前記メタルマスクを前記第１のフォトレジスト膜のパタ
ーンに応じた形状にパターニングした後、前記第１のフ
ォトレジスト膜を等方性プラズマアッシング処理により
除去する第１のフォトレジスト膜除去工程と、 前記メタルマスク上に前記上層配線用溝を形成する形状
にパターニングされた第２のフォトレジスト膜を形成す
る第２のフォトレジスト膜形成工程と、 前記メタルマスクを前記第２のフォトレジスト膜のパタ
ーンに応じた形状にパターニングした後、前記第２のフ
ォトレジスト膜を等方性プラズマアッシング処理により
除去する第２のフォトレジスト膜除去工程と、 前記メタルマスクを用いて前記層間絶縁膜を順次にパタ
ーニングして、前記ビアホール及び上層配線用溝を形成
する層間絶縁膜パターニング工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項３】 Ｃｕ又はＣｕを主成分とする下層配線を
形成した半導体基板上に低誘電率膜を含む層間絶縁膜を
形成した後、該層間絶縁膜に上層配線用溝及びビアホー
ルを形成し、前記上層配線用溝及びビアホール内にそれ
ぞれＣｕ又はＣｕを主成分とする導電材料を埋め込んで
同時に該導電材料から成る上層配線及びビアコンタクト
を形成する半導体装置の製造方法であって、 前記層間絶縁膜上に第１のメタル及び第２のメタルを順
次に形成して、該第１及び第２のメタルの積層体から成
るメタルマスクを形成するメタルマスク形成工程と、 前記メタルマスク上に前記ビアホールを形成する形状に
パターニングされた第１のフォトレジスト膜を形成する
第１のフォトレジスト膜形成工程と、 前記メタルマスクの前記第１及び第２のメタルを前記第
１のフォトレジスト膜のパターンに応じた形状にパター
ニングした後、前記第１のフォトレジスト膜を等方性プ
ラズマアッシング処理により除去する第１のフォトレジ
スト膜除去工程と、 前記メタルマスク上に前記上層配線用溝を形成する形状
にパターニングされた第２のフォトレジスト膜を形成す
る第２のフォトレジスト膜形成工程と、 前記メタルマスクの前記第２のメタルを前記第２のフォ
トレジスト膜のパターンに応じた形状にパターニングし
た後、前記第２のフォトレジスト膜を等方性プラズマア
ッシング処理により除去する第２のフォトレジスト膜除
去工程と、 前記メタルマスクを用いて前記層間絶縁膜を順次にパタ
ーニングして、前記ビアホール及び上層配線用溝を形成
する層間絶縁膜パターニング工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項４】 前記層間絶縁膜を、前記下層配線上にＣ
ｕ拡散バリア膜を形成する第１の段階と、該Ｃｕ拡散バ
リア膜上に前記低誘電率膜を形成する第２の段階と、該
低誘電率膜上に絶縁保護膜を形成する第３の段階とによ
り形成することを特徴とする請求項２又は３記載の半導
体装置の製造方法。 - 【請求項５】 前記メタルマスクの構成材料として、窒
化タングステン、タンタル、タングステン、窒化タンタ
ル、チタン、窒化チタン又はタンステンシリサイドを用
いることを特徴とする請求項２、３又は４記載の半導体
装置の製造方法。 - 【請求項６】 前記Ｃｕ拡散バリア膜の構成材料とし
て、プラズマ窒化シリコン又はプラズマ炭化シリコンを
用いることを特徴とする請求項２乃至５のいずれか１に
記載の半導体装置の製造方法。 - 【請求項７】 前記低誘電率膜の構成材料として、有機
ポリマー、ＨＳＱ、有機ＳＯＧ又はポーラスシリカを用
いることを特徴とする請求項２乃至６のいずれか１に記
載の半導体装置の製造方法。 - 【請求項８】 前記絶縁保護膜の構成材料として、プラ
ズマ酸化シリコン、プラズマ窒化シリコン、プラズマ酸
窒化物又はプラズマ炭化シリコンを用いることを特徴と
する請求項２乃至７のいずれか１に記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27756399A JP3348706B2 (ja) | 1999-09-29 | 1999-09-29 | 半導体装置の製造方法 |
| US09/672,303 US6468898B1 (en) | 1999-09-29 | 2000-09-29 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27756399A JP3348706B2 (ja) | 1999-09-29 | 1999-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001102446A true JP2001102446A (ja) | 2001-04-13 |
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Family
ID=17585261
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US6468898B1 (ja) |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032714A (ja) * | 2004-07-16 | 2006-02-02 | Fuji Photo Film Co Ltd | 有機材料層のパターニング方法およびこれを用いた電子デバイス |
| US8125084B2 (en) | 2006-10-12 | 2012-02-28 | Rohm Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| JP2014082400A (ja) * | 2012-10-18 | 2014-05-08 | Renesas Electronics Corp | 半導体装置の製造方法 |
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