JP2003045964A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 層間絶縁膜により形成される配線間容量を減
少させ、高加工精度のデュアルダマシン配線構造を実現
する。 【解決手段】 開示されている半導体装置は、それぞれ
ビアプラグ１３及び上層配線１４が形成されるビア層間
絶縁膜４及び配線層間絶縁膜５はともに低誘電率の有機
膜から成り、かつ配線層間絶縁膜５はＳｉＯ2膜から成
るハードマスク７で覆われている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、詳しくは半導体基板上に形成され
たビア層間絶縁膜及び配線層間絶縁膜にそれぞれビアプ
ラグ及び配線を同時に形成して成るデュアルダマシン
（Dual Damascene）配線構造を有する半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】半導体装置の代表として知られているマ
イクロプロセッサやメモリ等のＬＳＩ（大規模集積回
路）は、集積度の向上につれて個々の素子の寸法は益々
微細化されてきており、これに伴って各素子を構成する
半導体領域の寸法も微細化されてきている。また、各半
導体領域に接続する配線を形成する場合、配線を半導体
基板の平面方向に形成するだけでは高集積度に対応した
高い配線密度が確保できないので、配線を半導体基板の
厚さ方向に多層にわたって形成するようにした多層配線
技術が採用されてきている。ＬＳＩにおいて典型的なマ
イクロプロセッサの例では、７〜９層にも及ぶ多層配線
構造が実現されている。
【０００３】このようなＬＳＩにおいては、配線の抵抗
値が動作速度等の特性に大きな影響を与えるので、低い
抵抗値の配線が望まれている。従来からＬＳＩを含めた
半導体装置の配線材料として、電気的特性、加工性等の
点で優れているＡｌ又はＡｌを主成分とするＡｌ系金属
が一般に用いられている。しかしながら、Ａｌ系金属
は、エレクトロマイグレーション耐性、ストレスマイグ
レーション耐性等に弱いという欠点がある。このため、
Ａｌ系金属に代ってこれよりも抵抗値が小さくて、エレ
クトロマイグレーション耐性、ストレスマイグレーショ
ン耐性等に優れているＣｕ又はＣｕを主成分とするＣｕ
系金属が用いられる傾向にある。
【０００４】ところで、Ｃｕ系金属を用いて配線を形成
する場合、Ｃｕ系金属は化学的に安定している特徴を有
しているので、Ａｌ系金属のようにエッチング技術を利
用して所望の形状にパターニングするのが困難である。
このためＣｕ系金属を用いて配線を形成する場合は、半
導体基板上に形成した層間絶縁膜に予め配線溝を形成し
た上で、この配線溝を含む全面にＣｕ系金属膜を形成し
た後、層間絶縁膜上の不要なＣｕ系金属膜をＣＭＰ（Ch
emical Mechanical Polishing）法により除去して、配
線溝内のみに残した（埋め込んだ）Ｃｕ系金属膜を配線
とするようにした、いわゆるダマシン配線技術が知られ
ている。また、多層配線における微細化配線に適した構
造として、ダマシン配線技術を発展させたデュアルダマ
シン配線構造が採用されている。
【０００５】上述のデュアルダマシン配線構造は、予め
下層配線を形成した半導体基板上にビア層間絶縁膜及び
配線層間絶縁膜を積層した後、これらの層間絶縁膜にそ
れぞれビアホール及び上層配線溝を形成し、次に全面に
Ｃｕ系金属膜を形成した後不要なＣｕ系金属膜をＣＭＰ
法により除去して、ビアホール内及び上層配線溝内のみ
にＣｕ系金属膜を残すようにしてビアプラグ及び上層配
線を同時に形成するようにしたものである。このような
構成により、ビアプラグを通じて下層配線と上層配線と
が接続されたデュアルダマシン配線構造が得られる。
【０００６】また、このようなデュアルダマシン配線構
造を有する半導体装置では、下層配線と上層配線との間
に存在している層間絶縁膜によって形成される配線間容
量（以下、単に容量とも称する）の増加により、信号遅
延が生じて高速動作に影響を受ける。したがって、層間
絶縁膜による容量の減少を図るべく、層間絶縁膜として
は低誘電率(いわゆるlow−Ｋ)の絶縁膜が用いられる傾
向にある。
【０００７】上述したデュアルダマシン配線構造を有す
る半導体装置の製造方法が、例えば特開平１０−２０９
２７３号公報に開示されている。以下、図２７及び図２
８を参照して、同半導体装置の製造方法を工程順に説明
する。まず、図２７（ａ）に示すように、所定の素子が
形成され、表面にシリコン酸化膜（ＳｉＯ2）等から成
る絶縁膜１０２が形成された半導体基板１０１上に、シ
リコン酸化膜等から成る第１の層間絶縁膜１０３及びシ
リコン窒化膜（ＳｉＮ）等から成る第１のエッチングス
トッパ膜１０５を形成する。次に、第１の層間絶縁膜１
０３及び第１のエッチングストッパ膜１０５を選択的に
エッチングして下層配線溝１０６を形成した後、下層配
線溝１０６を埋め込むように銅膜等の導電膜を成膜し、
ＣＭＰ法により導電膜をエッチングストッパ膜１０５が
露出するまで除去して下層配線溝１０６内にのみ導電膜
を残して、下層配線１０４を形成する。次に、全面にシ
リコン酸化膜等から成る第２の層間絶縁膜１０７、シリ
コン窒化膜等から成る第２のエッチングストッパ膜１０
８、シリコン酸化膜等から成る第３の層間絶縁膜１０９
及びアルミナ（Ａｌ2Ｏ3）等から成る第３のエッチング
ストッパ膜１１０を順次に積層させて形成する。
【０００８】次に、図２７（ｂ）に示すように、第３の
エッチングストッパ膜１１０上にレジストを塗布しこれ
に露光及び現像処理を施して、所望の配線形状の開口部
１１１ａを有するレジスト膜１１１を形成する。次に、
図２７（ｃ）に示すように、レジスト膜１１１をマスク
にして第３のエッチングストッパ膜１１０及び第３の層
間絶縁膜１０９を順次にエッチングして、第２のエッチ
ングストッパ膜１０８が露出した時点でエッチングを停
止させて配線溝１１２を形成する。次に、レジスト膜１
１１を除去した後、図２７（ｄ）に示すように、第３の
エッチングストッパ膜１１０上に新たなレジストを塗布
しこれに露光及び現像処理を施して、所望のスルーホー
ル形状の開口部１１３ａを有するレジスト膜１１３を形
成する。
【０００９】次に、図２８（ｅ）に示すように、レジス
ト膜１１３をマスクにして第２のエッチングストッパ膜
１０８及び第２の層間絶縁膜１０７を順次にエッチング
して、スルーホール（ビアホール）１１４を形成する。
次に、図２８（ｆ）に示すように、レジスト膜１１３を
除去した後、配線溝１１２及びスルーホール１１４を埋
め込むように全面に銅膜等の導電膜を成膜し、ＣＭＰ法
により第３のエッチングストッパ膜１１０上の導電膜を
除去することにより、図２８（ｇ）に示すように、ビア
プラグ１１５及び上層配線１１６を同時に形成する。こ
のような構成により、ビアプラグ１１５を通じて下層配
線１０４と上層配線１１６とが接続されたデュアルダマ
シン配線構造を有する半導体装置が完成される。
【００１０】
【発明が解決しようとする課題】ところで、上記公報記
載の従来の半導体装置の製造方法では、ビアプラグの形
成に先立つビアホール形成時にビアホールの幅がばらつ
き易いので、加工精度の高いデュアルダマシン配線構造
の実現が困難になる、という問題がある。例えば、図２
７（ｄ）の工程で、レジスト膜１１３の形成位置が図２
９（ａ）に示すように左方向にずれたとすると、図２８
（ｅ）の工程に対応した第２のエッチングストッパ膜１
０８及び第２の層間絶縁膜１０７のエッチング後の構造
は図２９（ｂ）に示すようになり、ビアホール１１４の
幅は狭まって形成されることになる。したがって、この
ビアホール１１４に埋め込まれるビアプラグ１１５の幅
は、図２９（ｃ）に示すように、小さくなるので、より
微細化された加工精度の高いデュアルダマシン配線構造
が得られなくなる。
【００１１】また、従来の半導体装置の製造方法では、
下層配線１０４と上層配線１１６との間に存在している
第２の層間絶縁膜１０７あるいは第２のエッチングスト
ッパ膜１０８は、シリコン酸化膜（誘電率：３．９〜
４．２）あるいはシリコン窒化膜（誘電率：７．２〜
７．６）等の絶縁膜を用いているが、これらの絶縁膜の
誘電率は比較的大きいので、形成される容量は大きくな
る。したがって、信号遅延が生じて高速動作に影響を受
けるため、より低誘電率の絶縁膜を使用することが望ま
れている。
【００１２】この発明は、上述の事情に鑑みてなされた
もので、層間絶縁膜により形成される配線間容量を減少
させ、高加工精度のデュアルダマシン配線構造を実現す
ることができるようにした半導体装置及びその製造方法
を提供することを目的としている。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、下層配線を覆うように層間
絶縁膜を形成し、該層間絶縁膜に形成したビアホール及
び配線溝にそれぞれビアプラグ及び上層配線を同時に形
成し、上記ビアプラグを通じて上記下層配線と上記上層
配線とを接続する半導体装置であって、上記層間絶縁膜
は低誘電率の絶縁膜から成り、上記層間絶縁膜はハード
マスクで覆われていることを特徴としている。
【００１４】また、請求項２記載の発明は、請求項１記
載の半導体装置に係り、上記層間絶縁膜は有機膜から成
ることを特徴としている。
【００１５】また、請求項３記載の発明は、下層配線を
覆うように第１の層間絶縁膜及び第２の層間絶縁膜を積
層し、上記第１及び第２の層間絶縁膜にそれぞれ形成し
たビアホール及び配線溝にそれぞれビアプラグ及び上層
配線を同時に形成し、上記ビアプラグを通じて上記下層
配線と上記上層配線とを接続する半導体装置であって、
上記第１及び第２の層間絶縁膜はともに低誘電率の絶縁
膜から成り、上記第２の層間絶縁膜はハードマスクで覆
われていることを特徴としている。
【００１６】また、請求項４記載の発明は、請求項３記
載の半導体装置に係り、上記第１及び第２の層間絶縁膜
はともに有機膜から成ることを特徴としている。
【００１７】また、請求項５記載の発明は、請求項３記
載の半導体装置に係り、上記第１の層間絶縁膜は無機膜
から成る一方、上記第２の層間絶縁膜は有機膜から成る
ことを特徴としている。
【００１８】また、請求項６記載の発明は、請求項３記
載の半導体装置に係り、上記第１の層間絶縁膜は有機膜
から成る一方、前記第２の層間絶縁膜は無機膜から成る
ことを特徴とする。
【００１９】また、請求項７記載の発明は、請求項３乃
至６のいずれか１に記載の半導体装置に係り、上記第１
の層間絶縁膜あるいは上記第２の層間絶縁膜の少なくと
も一方がＣＭＰ法により平坦化されていることを特徴と
している。
【００２０】 また、請求項８記載の発明は、請求項３
乃至７のいずれか１に記載の半導体装置に係り、前記第
１の層間絶縁膜と前記第２の層間絶縁膜との中間位置に
ストッパ膜が形成されていることを特徴とする。
【００２１】また、請求項９記載の発明は、請求項３乃
至８のいずれか１に記載の半導体装置に係り、上記スト
ッパ膜がＣＭＰ法により平坦化されていることを特徴と
している。
【００２２】また、請求項１０記載の発明は、請求項１
乃至９のいずれか１に記載の半導体装置に係り、上記ハ
ードマスクは、下部マスクと上部マスクとの２種類の薄
膜が積層されたデュアルハードマスクから成ることを特
徴としている。
【００２３】また、請求項１１記載の発明は、請求項１
０記載の半導体装置に係り、上記上部マスクは、上記下
部マスク及び該下部マスクの直下位置の層間絶縁膜との
選択性に優れた材料から成ることを特徴としている。
【００２４】また、請求項１２記載の発明は、請求項１
０記載の半導体装置に係り、上記上部マスクは、Ｓｉ
Ｃ、ＳｉＮ、ＳｉＣＮ、Ｗ、ＷＳｉ、ＳｉＯＦ、ＨＳ
Ｑ、ＭＳＱ又はＭＨＳＱから成ることを特徴としてい
る。
【００２５】また、請求項１３記載の発明は、請求項１
０記載の半導体装置に係り、上記下部マスクは、ＳｉＯ
2、ＳｉＣ、ＳｉＮ、ＳｉＣＮ、Ｗ、ＷＳｉ、ＳｉＯ
Ｆ、ＨＳＱ、ＭＳＱ又はＭＨＳＱから成ることを特徴と
している。
【００２６】また、請求項１４記載の発明は、請求項８
乃至１３のいずれか１に記載の半導体装置に係り、上記
ストッパ膜は、ＳｉＯ2、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、
ＳｉＯＦ、ＨＳＱ、ＭＳＱ又はＭＨＳＱから成ることを
特徴としている。
【００２７】また、請求項１５記載の発明は、請求項１
乃至１４のいずれか１に記載の半導体装置に係り、上記
下層配線上にキャップ膜が形成されていることを特徴と
している。
【００２８】また、請求項１６記載の発明は、請求項１
５記載の半導体装置に係り、上記キャップ膜は、ＳｉＯ
Ｎ、ＳｉＣ、ＳｉＯ2、ＳｉＣＮ又はＳｉＮから成るこ
とを特徴としている。
【００２９】また、請求項１７記載の発明は、下層配線
を覆うように層間絶縁膜を形成し、該層間絶縁膜に形成
したビアホール及び配線溝にそれぞれビアプラグ及び上
層配線を同時に形成し、上記ビアプラグを通じて上記下
層配線と上記上層配線とを接続する半導体装置の製造方
法であって、上記下層配線上にキャップ膜を介して上記
層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間
絶縁膜上に下部マスクと上部マスクとの２種類の薄膜が
積層されたデュアルハードマスクを形成するデュアルハ
ードマスク形成工程と、上記デュアルハードマスクをマ
スクとして上記層間絶縁膜にビアホール及び配線溝を同
時に形成する層間絶縁膜加工工程と、上記ビアホール及
び上記配線溝にそれぞれビアプラグ及び上層配線を同時
に形成する配線形成工程とを含むことを特徴としてい
る。
【００３０】また、請求項１８記載の発明は、請求項１
７記載の半導体装置の製造方法に係り、上記層間絶縁膜
形成工程は、上記キャップ膜上に第１の層間絶縁膜を形
成する第１の層間絶縁膜形成工程と、上記第１の層間絶
縁膜上に第２の層間絶縁膜を形成する第２の層間絶縁膜
形成工程とから成ることを特徴としている。
【００３１】また、請求項１９記載の発明は、請求項１
７又は１８記載の半導体装置の製造方法に係り、上記キ
ャップ膜として、ＳｉＯＮ、ＳｉＣ、ＳｉＯ2、ＳｉＣ
Ｎ又はＳｉＮを用いることを特徴としている。
【００３２】また、請求項２０記載の発明は、請求項１
９記載の半導体装置の製造方法に係り、上記キャップ膜
として上記ＳｉＯ2を用いた場合、上記層間絶縁膜加工
工程を、Ｃ4Ｆ8／ＣＯ／Ａｒ／Ｏ2、Ｃ4Ｆ8、Ｃ5Ｆ8又
はＣＨＦ3から成るエッチングガスを用いて実施するこ
とを特徴としている。
【００３３】また、請求項２１記載の発明は、請求項１
７乃至２０のいずれか１に記載の半導体装置の製造方法
に係り、上記デュアルハードマスクの上記上部マスクと
して、ＳｉＣ、ＳｉＮ、ＳｉＣＮ、Ｗ、ＷＳｉ、ＳｉＯ
Ｆ、ＨＳＱ、ＭＳＱ又はＭＨＳＱを用いることを特徴と
している。
【００３４】また、請求項２２記載の発明は、請求項１
７乃至２１のいずれか１に記載の半導体装置の製造方法
に係り、上記デュアルハードマスクの上記下部マスクと
して、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＣＮ、Ｗ、ＷＳ
ｉ、ＳｉＯＦ、ＨＳＱ、ＭＳＱ又はＭＨＳＱを用いるこ
とを特徴としている。
【００３５】また、請求項２３記載の発明は、請求項２
１又は２２記載の半導体装置の製造方法に係り、上記上
部マスク及び上記下部マスクとしてそれぞれ上記ＳｉＣ
及び上記ＳｉＯ2を用いた場合、上記層間絶縁膜加工工
程を、ＣＦ4、Ｏ2及びＮ2をそれぞれ２０〜４０SCCM、
１０〜５０SCCM及び８０〜１５０SCCM含んだエッチング
ガスを用いて、１０〜１００ｍTorrの圧力の条件の下で
実施することを特徴としている。
【００３６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の構成
を示す断面図、図２は同半導体装置に用いられるデュア
ルハードマスクを形成するための初期構造を示す断面
図、図３は同半導体装置に用いられるデュアルハードマ
スクを形成するためのトレンチマスクの形成方法を工程
順に示す工程図、図４は同半導体装置に用いられるデュ
アルハードマスクを示す断面図、図５は同デュアルハー
ドマスクの形成時に用いられるエッチングガスの一成分
であるＮ2の流量（横軸）と選択比（縦軸）との関係を
示す図、図６は同デュアルハードマスクの形成時に行わ
れるエッチング雰囲気の圧力（横軸）と選択比（縦軸）
との関係を示す図、図７及び図８は同半導体装置の製造
方法を工程順に示す工程図である。
【００３７】この例の半導体装置は、図１に示すよう
に、所定の素子が形成されたシリコンから成る半導体基
板１上にＣｕから成る下層配線２が形成され、下層配線
２上には膜厚が１８〜２５ｎｍのＳｉＣ膜（シリコン炭
化膜）から成るキャップ膜３を介して、いずれも例えば
ＳｉＬＫ（Silicon Low-K Polymer）として知られてい
るともに膜厚が２５０〜３５０ｎｍの低誘電率の有機膜
から成るビア層間絶縁膜（第１の層間絶縁膜）４及び配
線層間絶縁膜（第２の層間絶縁膜）５が中間位置に膜厚
が２０〜３０ｎｍのＳｉＯ2膜（シリコン酸化膜）から
成るストッパ膜６を介在して積層され、配線層間絶縁膜
５は膜厚が８０〜１２０ｎｍのＳｉＯ2膜から成るハー
ドマスク７で覆われている。ＳｉＬＫ有機膜は、２．０
〜３．０の誘電率を有し、従来から一般に用いられてい
る前述したようなシリコン酸化膜及びシリコン窒化膜等
のそれに比べて、誘電率の値は数分の１と小さくなって
いる。ハードマスク７は、後述するように、製造方法の
初期段階ではＳｉＯ2膜（下部マスク）とＳｉＣ膜（上
部マスク）との積層膜から成るデュアルハードマスクと
して形成されるが、最終的にはＳｉＣ膜が除去されてＳ
ｉＯ2膜のみから成るハードマスク７として残されてい
る。ここで、デュアルハードマスクの状態では、上部マ
スクとしてのＳｉＣ膜は、下部マスクとしてのＳｉＯ2
膜との選択性に優れ、かつ有機膜との選択性に優れた絶
縁膜として用いられている。
【００３８】また、ビア層間絶縁膜４、この上下位置の
キャップ膜３及びストッパ膜６には下層配線２を部分的
に露出するようにビアホール１１が形成され、さらに配
線層間絶縁膜５及びこの上のハードマスク７にはビアホ
ール１１と連通されるように配線溝１２が形成され、ビ
アホール１１及び配線溝１２にはそれぞれＣｕから成る
ビアプラグ１３及び上層配線１４が同時に形成されてい
る。このような構成により、ビアプラグ１３を通じて下
層配線２と上層配線１４とが接続されたデュアルダマシ
ン配線構造が得られる。
【００３９】ここで、キャップ膜３は、下層配線２を覆
っていて、ビアプラグ１３あるいは上層配線１４を構成
しているＣｕが下方に拡散するのを防止するバリヤとし
て、あるいは製造時のエッチング処理の際にエッチング
ストッパとして働くように構成されている。また、ビア
層間絶縁膜４と配線層間絶縁膜５との中間位置に形成さ
れているストッパ膜６は、製造時にエッチング処理を安
定に行わせる働きをしているが、必ずしも形成する必要
はない。
【００４０】上述したようなデュアルダマシン配線構造
を有する半導体装置によれば、それぞれビアプラグ１３
及び上層配線１４が形成されるビア層間絶縁膜４及び配
線層間絶縁膜５は、ともに低誘電率（誘電率：２〜３）
の有機膜から成るので、シリコン酸化膜あるいはシリコ
ン窒化膜等から成る従来例に比べて、層間絶縁膜による
容量を小さくすることができる。この結果、信号遅延が
著しく抑制されるので、高速動作に受ける影響を少なく
することができる。また、上層配線１４が形成される配
線層間絶縁膜５はＳｉＯ2膜から成るハードマスク７で
覆われているので、マスクが固い絶縁膜により構成され
ることでマスクの肩落ちが少なくなるため、安定に動作
することができる。例えば設計ルール０．２μｍ以下の
デュアルダマシン加工を実現することができるようにな
る。
【００４１】この例の半導体装置を製造するには、予め
デュアルハードマスクを用意する必要があるので、次
に、デュアルハードマスクの形成方法を説明する。ま
ず、所定の素子が形成されたシリコンから成る半導体基
板１を用いて、図２に示すような初期構造を形成する。
これには、半導体基板１上に膜厚が１８〜２５ｎｍのＳ
ｉＣ膜からキャップ膜３、膜厚が２５０〜３５０ｎｍの
ＳｉＬＫ有機膜から成るビア層間絶縁膜４、膜厚が２０
〜３０ｎｍのＳｉＯ2膜から成るストッパ膜６、膜厚が
２５０〜３５０ｎｍのＳｉＬＫ有機膜から成る配線層間
絶縁膜５、下部マスクとしての膜厚が８０〜１２０ｎｍ
のＳｉＯ2膜８と上部マスクとしての膜厚が６０〜８０
ｎｍのＳｉＣ膜９との積層膜から成るデュアルハードマ
スク１０を順次に形成し、さらにＳｉＣ膜９上に膜厚が
０．８〜１．０μｍのＡＲＣ膜（Anti-Reflective-Coa
t:反射防止膜）１６を形成する。次に、ＡＲＣ膜１６上
にＰＲ（Photo-Resist:フォトレジスト）を塗布しこれ
に露光及び現像処理を施して、所望の配線形状の開口部
１７ａを有するＰＲ膜（フォトレジスト膜）１７を形成
する。ここで、キャップ膜３、ビア層間絶縁膜４、スト
ッパ膜６、配線層間絶縁膜５、デュアルハードマスク１
０等の成膜方法は、予め所定の膜厚よりも厚くなるよう
にＣＶＤ法、回転塗布法等により成膜した後、ＣＭＰ法
により所定の膜厚となるように調整するようにする。
【００４２】次に、図３に示すように、上述の初期構造
を基にトレンチマスクを形成する。これには、まず、図
３（ａ）に示すように、ＰＲ膜１７をマスクとしてＣＦ
4／Ａｒ／Ｏ2等のエッチングガスを用いてドライエッチ
ング法によりＡＲＣ膜１６を選択的にエッチングする。
次に、図３（ｂ）に示すように、ＰＲ膜１７をそのまま
マスクとしてＣＦ4／Ａｒ／Ｏ2／Ｎ2から成るエッチン
グガスを用いて、ＣＦ4、Ｏ2、Ｎ2の各流量をＣＦ4：２
０〜４０SCCM(Standard Cubic Centimeter per Minut
e)、Ｏ2:１０〜５０SCCM、Ｎ2：８０〜１５０SCCMに設
定し、かつエッチング時の雰囲気の圧力を１０〜１００
ｍTorr（Torricelli）に設定することにより、上部マス
クであるＳｉＣ膜９を選択的にエッチングする。このと
き、エッチングガスの主要成分を、上述した条件の範囲
以外に設定した場合には、下部マスクであるＳｉＯ2膜
８との選択比がとれなくなるので、ＳｉＣ膜９を選択的
にエッチングすることができなくなる。
【００４３】図５は、上記ＳｉＣ膜９を選択的にエッチ
ングするときに用いたエッチングガスの一成分であるＮ
2の流量（横軸）と、ＳｉＯ2膜８に対するＳｉＣ膜９の
選択比（縦軸）との関係を示す図で、選択比のＮ2流量
依存性を示している。このように、上記エッチングガス
を用いた場合の選択比は、略Ｎ2の流量により決定され
る。一方、図６は、エッチング時の雰囲気の圧力（横
軸）と、ＳｉＯ2膜８に対するＳｉＣ膜９の選択比（縦
軸）との関係を示す図で、選択比の圧力依存性を示して
いる。図５及び図６から明らかなように、上記選択比は
上記エッチングガスのＮ2の流量により、あるいはエッ
チング時の圧力により決定することができる。
【００４４】次に、図３（ｃ）に示すように、Ｏ2、Ｎ
Ｈ3あるいはＮ2／Ｈ2等によるプラズマによりＰＲ膜１
７をアッシングして除去した後、さらに有機溶剤を用い
てレジスト残渣を完全に除去して、ＳｉＣ膜９に所望の
配線形状の開口部９ａが形成されたハードマスク、いわ
ゆるトレンチマスクを形成する。
【００４５】次に、図４に示すように、上述のトレンチ
マスクを基にデュアルハードマスクを形成する。これに
は、全面に再びＡＲＣ膜１８を形成した後、ＡＲＣ膜１
８上にＰＲを塗布しこれに露光及び現像処理を施して、
後述するビアホールに相当する開口部１９ａを有するＰ
Ｒ膜１９を形成することにより、下部マスクとしてのＳ
ｉＯ2膜８と上部マスクとしてのＳｉＣ膜９との積層膜
から成るデュアルハードマスク１０を形成する。
【００４６】次に、図７及び図８を参照して、上述した
デュアルハードマスクを用いた、この例の半導体装置の
製造方法を工程順に説明する。なお、以下の各工程は共
通のエッチング装置内で、ステップ切り替えにより連続
して行われる。まず、図７（ａ）に示すように、ＰＲ膜
１９をマスクとして、ＣＦ4／Ａｒ／Ｏ2／Ｎ2等のエッ
チングガスを用いて、ＡＲＣ膜１８、ＳｉＣ膜９及びＳ
ｉＯ2膜８から成るデュアルハードマスク１０、及び配
線層間絶縁膜５の一部を選択的にエッチングする。
【００４７】次に、図７（ｂ）に示すように、Ｎ2／
Ｈ2、ＮＨ3、ＮＨ3／Ｎ2、Ｎ2／Ｏ2等のエッチングガス
を用いて、ビア層間絶縁膜４をストッパ膜６が露出され
るまで選択的にエッチングする。このときの圧力条件
は、疎密間差及びボーイングを防止するため、圧力を略
３００ｍTorr以下に設定してエッチングを実施する。ま
た、ＰＲ膜１９及びＡＲＣ膜１８を完全に剥離するため
に、圧力を略３００ｍTorr以上まで高めて、エッチング
を実施することが望ましい。
【００４８】次に、図７（ｃ）に示すように、Ｃ4Ｆ4／
Ａｒ／Ｏ2等のエッチングガスを用いて、露出している
ストッパ膜（ＳｉＯ2膜）６及びデュアルハードマスク
１０の下部マスクであるＳｉＯ2膜８を同時に選択的に
エッチングする。このとき、上部マスクであるＳｉＣ膜
９はＳｉＯ2膜８、６に対して選択比が大きいのでエッ
チングされない。このエッチング時にイオンの異方性を
増大させるために、圧力は略２０ｍTorr以下に設定する
ことが望ましい。
【００４９】次に、図８（ｄ）に示すように、Ｎ2／
Ｈ2、ＮＨ3、ＮＨ3／Ｎ2、Ｎ2／Ｏ2等のエッチングガス
を用いて、圧力を略１００ｍTorr以下に設定して、デュ
アルハードマスク１０をマスクとして、露出している配
線層間絶縁膜６及びビア層間絶縁膜４を同時に選択して
エッチングする。この結果、ビア層間絶縁膜４にビアホ
ール１１が形成されると同時に配線層間絶縁膜６に配線
溝１２が形成される。この場合、配線溝１２の幅はデュ
アルハードマスク１０の開口部１０ａにより決定される
ので、ストッパ膜６の開口部６ａにより決定されるビア
ホール１１の幅よりも広く形成される。このように幅の
異なる２つの溝を同時にエッチングする場合、幅が広く
なる配線溝１２にエッチング残りが生じ易いので、この
エッチング残りを防止するために、エッチングの途中で
圧力を略３００ｍTorr以上に増大させてエッチングを行
って、略５０％以上のオーバーエッチングを実施する。
【００５０】次に、図８（ｅ）に示すように、ＣＨ2Ｆ2
／Ａｒ／Ｏ2／Ｎ2等のエッチングガスを用いて、デュア
ルハードマスク１０の上部マスクであるＳｉＣ膜９をエ
ッチングすると同時に、キャップ膜（ＳｉＣ膜）３を選
択的にエッチングする。次に、スパッタ法により全面に
Ｃｕ膜を形成した後、ＳｉＯ2膜８上の不要なＣｕ膜を
ＣＭＰ法により除去し、配線溝１２及びビアホール１１
内のみにＣｕ膜を残してそれぞれ上層配線１４及びビア
プラグ１３を同時に形成することにより、図１に示した
ようなこの例の半導体装置を完成させる。
【００５１】上述したような半導体装置の製造方法によ
れば、マスク肩落ちの少ないデュアルハードマスク１０
を用いてデュアルダマシン配線構造を形成するので、微
細加工に適した高加工精度を得ることができ、例えば設
計ルール０．２μｍ以下のデュアルダマシン加工を実現
することができるようになる。
【００５２】このように、この例の半導体装置の構成に
よれば、それぞれビアプラグ１３及び上層配線１４が形
成されるビア層間絶縁膜４及び配線層間絶縁膜５はとも
に低誘電率の有機膜から成り、かつ配線層間絶縁膜５は
ＳｉＯ2膜８から成るハードマスク７で覆われているの
で、層間絶縁膜による容量を小さくできるため信号遅延
が著しく抑制されて高速動作に受ける影響が少なくなる
とともに、マスクの肩落ちが少なくなるため安定に動作
することができる。また、この例の半導体装置の製造方
法の構成によれば、第２の層間絶縁膜６上にマスク肩落
ちの少ないデュアルハードマスク１０を形成し、デュア
ルハードマスク１０を用いて低誘電率の有機膜から成る
ビア層間絶縁膜４及び配線層間絶縁膜５にそれぞれビア
ホール１１及び配線溝１２を同時に形成した後、ビアホ
ール１１及び配線溝１２にそれぞれビアプラグ１３及び
上層配線１４を同時に形成するので、加工精度の高いデ
ュアルダマシン配線構造を容易に製造することができ
る。したがって、層間絶縁膜により形成される配線間容
量を減少させ、高加工精度のデュアルダマシン配線構造
を実現することができる。
【００５３】◇第２実施例 この第２実施例の半導体装置の構成が、上述した第１実
施例のそれと大きく異なるところは、デュアルハードマ
スクの上部マスクとして異なる薄膜を用いるようにした
点である。この例では、第１実施例の図４に示したデュ
アルハードマスク１０の上部マスクであるＳｉＣ膜９に
代えて、ＳｉＮ、ＳｉＣＮ、Ｗ、ＷＳｉ、ＳｉＯＦ、シ
ロキサン（Siloxane）をそれぞれ主成分とするＨＳＱ(H
ydrogen-Silsesquioxane)、ＭＳＱ(Methyl-Silsequioxa
ne)あるいはＭＨＳQ(Methyl-Hydroquinone)等の低誘電
率の無機膜を用いるようにしたものである。このような
無機膜を用いても、第１実施例で用いたＳｉＣ膜と略同
様な働きを行わせることができる。
【００５４】このように、この例の構成によっても第１
実施例と略同様の効果を得ることができる。
【００５５】◇第３実施例 この第３実施例の半導体装置の構成が、上述した第１実
施例のそれと大きく異なるところは、デュアルハードマ
スクの下部マスクとして異なる薄膜を用いるようにした
点である。この例では、第１実施例の図４に示したデュ
アルハードマスク１０の下部マスクであるＳｉＯ2膜８
に代えて、ＳｉＣ、ＳｉＮ、ＳｉＣＮ、Ｗ、ＷＳｉ、Ｓ
ｉＯＦ、シロキサンをそれぞれ主成分とするＨＳＱ、Ｍ
ＳＱあるいはＭＨＳＱ等の低誘電率の無機膜を用いるよ
うにしたものである。このような無機膜を用いても、第
１実施例で用いたＳｉＯ2膜と略同様な働きを行わせる
ことができる。
【００５６】このように、この例の構成によっても第１
実施例と略同様の効果を得ることができる。
【００５７】◇第４実施例 この第４実施例の半導体装置の構成が、上述した第１実
施例のそれと大きく異なるところは、ビア層間絶縁膜及
び配線層間絶縁膜の中間位置に形成されるストッパ膜と
して異なる薄膜を用いるようにした点である。この例で
は、第１実施例の図４に示したビア層間絶縁膜４及び配
線層間絶縁膜５の中間位置に形成されるストッパ膜６で
あるＳｉＯ2膜に代えて、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、
ＳｉＯＦ、シロキサンをそれぞれ主成分とするＨＳＱ、
ＭＳＱあるいはＭＨＳＱ等の低誘電率の無機膜を用いる
ようにしたものである。このような無機膜を用いても、
第１実施例で用いたＳｉＯ2膜と略同様な働きを行わせ
ることができる。
【００５８】このように、この例の構成によっても第１
実施例と略同様の効果を得ることができる。
【００５９】◇第５実施例 この第５実施例の半導体装置の構成が、上述した第１実
施例のそれと大きく異なるところは、キャップ膜として
異なる薄膜を用いるようにした点である。この例では、
第１実施例の図４に示した下層配線２上に形成されるキ
ャップ膜２であるＳｉＣ膜に代えて、ＳｉＯＮ、ＳｉＯ
2、ＳｉＣＮあるいはＳｉＮ等の薄膜を用いるようにし
たものである。このような薄膜を用いても、第１実施例
で用いたＳｉＣ膜と略同様な働きを行わせることができ
る。この例において、特にキャップ膜３としてＳｉＯ2
を用いた場合には、エッチングガスとしてＣ4Ｆ4／ＣＯ
／Ａｒ／Ｏ2、Ｃ4Ｆ8、Ｃ5Ｆ8、ＣＨＦ3等を用いること
により、エッチングレートを増大させることができ、ま
たマスクとしての肩落ちの改善に対して非常に大きな効
果を得ることができる。
【００６０】このように、この例の構成によっても第１
実施例と略同様の効果を得ることができる。
【００６１】◇第６実施例 この第６実施例の半導体装置の構成が、上述した第１実
施例のそれと大きく異なるところは、第２実施例及び第
３実施例の組み合わせによるデュアルハードマスクを用
いるようにした点である。すなわち、この例では、第１
実施例の図４に示したデュアルハードマスク１０の上部
マスクであるＳｉＣ膜９に代えて、ＳｉＮ、ＳｉＣＮ、
Ｗ、ＷＳｉ、ＳｉＯＦ、シロキサンをそれぞれ主成分と
するＨＳＱ、ＭＳＱあるいはＭＨＳQ等の低誘電率の無
機膜を用いる。一方、デュアルハードマスク１０の下部
マスクであるＳｉＯ2膜８に代えて、ＳｉＣ、ＳｉＮ、
ＳｉＣＮ、Ｗ、ＷＳｉ、ＳｉＯＦ、シロキサンをそれぞ
れ主成分とするＨＳＱ、ＭＳＱあるいはＭＨＳＱ等の低
誘電率の無機膜を用いる。
【００６２】以下、図９〜図１４を参照して、この例の
半導体装置及びその製造方法について、第１実施例にお
ける図１〜図４、図７及び図８に対応して説明する。な
お、この例では、上述の下部マスク及び上部マスクとし
て、同一の絶縁膜を用いて組み合わせた例で説明する。
この例の半導体装置は、図９に示すように、配線層間絶
縁膜５は、下部マスク及び上部マスクを兼用するＳｉＣ
膜から成るハードマスク２１で覆われている。これ以外
は、上述した第１実施例と略同様である。それゆえ、図
９において、図１の構成部分と対応する各部には、同一
の番号を伏してその説明を省略する。
【００６３】この例の半導体装置を製造するには、予め
デュアルハードマスク（但し、この例で用いられるマス
クは、単一の絶縁膜であるＳｉＣ膜から成る上述のハー
ドマスクなので、以下、単にハードマスクと称する）を
用意する必要があるので、次に、ハードマスクの形成方
法を説明する。先ず、第１実施例における図２の構成に
おいて、下部マスクとしてのＳｉＯ2膜８と上部マスク
としてのＳｉＣ膜９との積層膜に代えて、ＳｉＣ膜から
成るハードマスク２１を用いて、図１０に示すような初
期構造を形成する。
【００６４】次に、図１１に示すように、上述の初期構
造を基にトレンチマスクを形成する。これには、まず、
図１１（ａ）に示すように、ＰＲ膜１７をマスクとして
ＣＦ 4／Ａｒ／Ｏ2等のエッチングガスを用いてドライエ
ッチング法によりＡＲＣ膜１６を選択的にエッチングす
る。次に、図１１（ｂ）に示すように、ＰＲ膜１７をそ
のままマスクとしてＣＦ4／Ａｒ／Ｏ2／Ｎ2から成るエ
ッチングガスを用いて、ハードマスク２１を略半分の膜
厚だけ選択的にエッチングして凹部２２を形成する。
【００６５】次に、図１１（ｃ）に示すように、Ｏ2、
ＮＨ3あるいはＮ2／Ｈ2等によるプラズマによりＰＲ膜
１７をアッシングして除去した後、さらに有機溶剤を用
いてレジスト残渣を完全に除去して、凹部２２が形成さ
れたハードマスク、いわゆるトレンチマスクを形成す
る。
【００６６】次に、図１２に示すように、上述のトレン
チマスクを基に第１実施例のデュアルハードマスク１０
に対応したハードマスク２１を形成する。これには、全
面に再びＡＲＣ膜２３を形成した後、ＡＲＣ膜２３上に
ＰＲを塗布しこれに露光及び現像処理を施して、後述す
るビアホールに相当する開口部２４ａを有するＰＲ膜２
４を形成することにより、ＳｉＣ膜から成るハードマス
ク２１を形成する。
【００６７】次に、図１３及び図１４を参照して、上述
したハードマスクを用いた、この例の半導体装置の製造
方法を工程順に説明する。なお、以下の各工程は共通の
エッチング装置内で、ステップ切り替えにより連続して
行われる。まず、図１３（ａ）に示すように、ＰＲ膜２
４をマスクとして、ＣＦ4／Ａｒ／Ｏ2／Ｎ2等のエッチ
ングガスを用いて、ＡＲＣ膜２３、ハードマスク２１及
び配線層間絶縁膜５の一部を選択的にエッチングする。
【００６８】次に、図１３（ｂ）に示すように、Ｎ2／
Ｈ2、ＮＨ3、ＮＨ3／Ｎ2、Ｎ2／Ｏ2等のエッチングガス
を用いて、配線層間絶縁膜５をストッパ膜６が露出され
るまで選択的にエッチングする。
【００６９】次に、図１３（ｃ）に示すように、ＣＨ2
Ｆ2／Ａｒ／Ｏ2等のエッチングガスを用いて、露出して
いるストッパ膜（ＳｉＯ2膜）６及びハードマスク２１
の上部に突出されている部分２１ａ（図１３（ｂ）にお
いて）を同時に選択的にエッチングする。
【００７０】次に、図１４（ｄ）に示すように、Ｎ2／
Ｈ2、ＮＨ3、ＮＨ3／Ｎ2、Ｎ2／Ｏ2等のエッチングガス
を用いて、ハードマスク２１をマスクとして、露出して
いる配線層間絶縁膜５及びビア層間絶縁膜４を同時に選
択してエッチングする。この結果、ビア層間絶縁膜４に
ビアホール１１が形成されると同時に配線層間絶縁膜５
に配線溝１２が形成される。この場合、配線溝１２の幅
はハードマスク２１の開口部２１ａにより決定されるの
で、ストッパ膜６の開口部６ａにより決定されるビアホ
ール１１の幅よりも広く形成される。
【００７１】次に、図１４（ｅ）に示すように、ＣＨ2
Ｆ2／Ａｒ／Ｏ2／Ｎ2等のエッチングガスを用いて、キ
ャップ膜（ＳｉＣ膜）３を選択的にエッチングすると同
時に、ハードマスク（ＳｉＣ膜）２１の表面をエッチン
グする。次に、スパッタ法により全面にＣｕ膜を形成し
た後、ハードマスク２１上の不要なＣｕ膜をＣＭＰ法に
より除去し、配線溝１２及びビアホール１１内のみにＣ
ｕ膜を残してそれぞれ上層配線１４及びビアプラグ１３
を同時に形成することにより、図９に示したようなこの
例の半導体装置を完成させる。
【００７２】このように、この例の構成によっても第１
実施例におけるデュアルハードマスクがハードマスクに
代わっただけなので、第１実施例において述べたのと略
同様の効果を得ることができる。
【００７３】◇第７実施例 この第７実施例の半導体装置は、第１実施例の半導体装
置の構成においてビア層間絶縁膜（第１の層間絶縁膜）
及び配線層間絶縁膜（第２の層間絶縁膜）が、ＣＭＰ法
により平坦化されている。すなわち、この例の半導体装
置は、図１の第１実施例の半導体装置において、ビア層
間絶縁膜４及び配線層間絶縁膜５の表面はＣＭＰ法によ
り平坦化されて、層間絶縁膜関層時に生ずるあらゆる段
差が解消するように図られている。これにより、各層間
絶縁膜上に形成される配線に段落切れ等の不具合が発生
しないようになっている。このような半導体装置を製造
するには、図２に示すような初期構造の形成時に、Ｓｉ
ＬＫ有機膜から成るビア層間絶縁膜４をＣＶＤ法、回転
塗布法等により成膜した後、ＣＭＰ法により所定の膜厚
となるように調整するようにする。次に、ＳｉＯ2膜か
ら成るストッパ膜６を所定の膜厚となるように形成した
後、再びＳｉＬＫ有機膜から成るビア層間絶縁膜４をＣ
ＶＤ法、回転塗布法等により成膜した後、ＣＭＰ法によ
り所定の膜厚となるように調整するようにする。
【００７４】このように、この例の構成によれば、層間
絶縁膜を成膜後ＣＭＰ法により平坦化するので、層間絶
縁膜関層時に生ずるあらゆる段差を解消することができ
る。
【００７５】◇第８実施例 この第８実施例の半導体装置は、第１実施例の半導体装
置の構成においてビア層間絶縁膜（第１の層間絶縁膜）
と配線層間絶縁膜（第２の層間絶縁膜）との間に形成さ
れるストッパ膜が、ＣＭＰ法により平坦化されている。
すなわち、この例の半導体装置は、図１の第１実施例の
半導体装置において、ビア層間絶縁膜４と配線層間絶縁
膜５との間に形成されるストッパ膜６の表面はＣＭＰ法
により平坦化されて、層間絶縁膜関層時に生ずるあらゆ
る段差が解消するように図られている。これにより、各
層間絶縁膜上に形成される配線に段落切れ等の不具合が
発生しないようになっている。このような半導体装置を
製造するには、図２に示すような初期構造の形成時に、
ＳｉＬＫ有機膜から成るビア層間絶縁膜４をＣＶＤ法、
回転塗布法等により成膜して所定の膜厚となるように調
整した後、ＣＶＤ法等によりＳｉＯ2膜を成膜した後所
定の膜厚となるように調整するようにする。
【００７６】このように、この例の構成によっても、第
７実施例と略同様の効果を得ることができる。
【００７７】◇第９実施例 この第９実施例の半導体装置の構成が、上述した第１実
施例のそれと大きく異なるところは、ビア層間絶縁膜び
配線層間絶縁膜の中間位置に形成されるストッパ膜を省
略するようにした点である。すなわち、この例では、第
１実施例の図４に示したビア層間絶縁膜４及び配線層間
絶縁膜５の中間位置に形成されるストッパ膜６を省略し
て、ビア層間絶縁膜及び配線層間絶縁膜を兼用する層間
絶縁膜を形成する。
【００７８】以下、図１５〜図２０を参照して、この例
の半導体装置及びその製造方法について、第１実施例に
おける図１〜図４、図７及び図８に対応して説明する。
この例の半導体装置は、図１５に示すように、下層配線
２上にキャップ膜３を介してビア層間絶縁膜及び配線層
間絶縁膜を兼用する膜厚が５００〜７００ｎｍの低誘電
率の有機膜から成る層間絶縁膜２５を有している。ここ
で、層間絶縁膜２５は、第１実施例で示したように、例
えばＳｉＬＫとして知られている低誘電率の有機膜が用
いられる。
【００７９】この例の半導体装置を製造するには、予め
デュアルハードマスクを用意する必要があるので、次
に、デュアルハードマスクの形成方法を説明する。先
ず、第１実施例における図２の構成において、ビア層間
絶縁膜４及び配線層間絶縁膜５を兼用する、低誘電率の
有機膜から成る層間絶縁膜２５を用いた図１６に示すよ
うな初期構造を形成する。
【００８０】次に、図１７に示すように、上述の初期構
造を基にトレンチマスクを形成する。これには、まず、
図１７（ａ）に示すように、ＰＲ膜１７をマスクとして
ＣＦ 4／Ａｒ／Ｏ2等のエッチングガスを用いてドライエ
ッチング法によりＡＲＣ膜１６を選択的にエッチングす
る。次に、図１７（ｂ）に示すように、ＰＲ膜１７をそ
のままマスクとしてＣＦ4／Ａｒ／Ｏ2／Ｎ2から成るエ
ッチングガスを用いて、上部マスクであるＳｉＣ膜９を
選択的にエッチングする。
【００８１】次に、図１７（ｃ）に示すように、Ｏ2、
ＮＨ3あるいはＮ2／Ｈ2等によるプラズマによりＰＲ膜
１７をアッシングして除去した後、さらに有機溶剤を用
いてレジスト残渣を完全に除去して、開口部９ａが形成
されたハードマスク、いわゆるトレンチマスクを形成す
る。
【００８２】次に、図１８に示すように、上述のトレン
チマスクを基にデュアルハードマスクを形成する。これ
には、全面に再びＡＲＣ膜２６を形成した後、ＡＲＣ膜
２６上にＰＲを塗布しこれに露光及び現像処理を施し
て、後述するビアホールに相当する開口部２７ａを有す
るＰＲ膜２７を形成することにより、デュアルハードマ
スク１０を形成する。
【００８３】次に、図１９及び図２０を参照して、上述
したデュアルハードマスクを用いた、この例の半導体装
置の製造方法を工程順に説明する。なお、以下の各工程
は共通のエッチング装置内で、ステップ切り替えにより
連続して行われる。まず、図１９（ａ）に示すように、
ＰＲ膜２７をマスクとして、ＣＦ4／Ａｒ／Ｏ2／Ｎ2等
のエッチングガスを用いて、ＡＲＣ膜２６、ＳｉＣ膜９
及びＳｉＯ 2膜８から成るデュアルハードマスク１０、
及び層間絶縁膜２５の一部を選択的にエッチングする。
【００８４】次に、図１９（ｂ）に示すように、Ｎ2／
Ｈ2、ＮＨ3、ＮＨ3／Ｎ2、Ｎ2／Ｏ2等のエッチングガス
を用いて、層間絶縁膜２５の一部をさらに深くなるよう
に選択的にエッチングする。
【００８５】次に、図１９（ｃ）に示すように、Ｃ4Ｆ4
／Ａｒ／Ｏ2等のエッチングガスを用いて、ＳｉＣ膜９
をマスクとして、露出しているＳｉＯ2膜８を選択的に
エッチングする。
【００８６】次に、図２０（ｄ）に示すように、Ｎ2／
Ｈ2、ＮＨ3、ＮＨ3／Ｎ2、Ｎ2／Ｏ2等のエッチングガス
を用いて、デュアルハードマスク１０をマスクとして、
露出している層間絶縁膜２５を選択的にエッチングす
る。この結果、層間絶縁膜２５の膜厚方向及び幅方向に
同時にエッチングが行われるので、層間絶縁膜２５に配
線溝１２とビアホール１１とが同時に形成される。
【００８７】次に、図２０（ｅ）に示すように、ＣＨ2
Ｆ2／Ａｒ／Ｏ2／Ｎ2等のエッチングガスを用いて、デ
ュアルハードマスク１０の上部マスクであるＳｉＣ膜９
をエッチングすると同時に、キャップ膜（ＳｉＣ膜）３
を選択的にエッチングする。次に、スパッタ法により全
面にＣｕ膜を形成した後、ＳｉＯ2膜８上の不要なＣｕ
膜をＣＭＰ法により除去し、配線溝１２及びビアホール
１１内のみにＣｕ膜を残してそれぞれ上層配線１４及び
ビアプラグ１３を同時に形成することにより、図１５に
示したようなこの例の半導体装置を完成させる。
【００８８】このように、この例の構成によっても第１
実施例において述べたのと略同様の効果を得ることがで
きる。
【００８９】◇第１０実施例 この第１０実施例の半導体装置の構成が、上述した第１
実施例のそれと大きく異なるところは、ビア層間絶縁膜
及び配線層間絶縁膜としてそれぞれ無機膜及び有機膜を
用いるようにした点である。すなわち、この例では、第
１実施例の図４に示したビア層間絶縁膜４及び配線層間
絶縁膜５に代えて、それぞれＭＳＱ膜から成る低誘電率
の無機膜２８及びＳｉＬＫ膜から成る低誘電率の有機膜
２９を用いる。
【００９０】以下、図２１〜図２６を参照して、この例
の半導体装置及びその製造方法について、第１実施例に
おける図１〜図４、図７及び図８に対応して説明する。
この例の半導体装置は、図２１に示すように、ビア層間
絶縁膜及び配線層間絶縁膜として、それぞれＭＳＱ膜か
ら成る低誘電率の無機膜及びＳｉＬＫ膜から成る低誘電
率の有機膜を用いる。
【００９１】この例の半導体装置を製造するには、予め
デュアルハードマスクを用意する必要があるので、次
に、デュアルハードマスクの形成方法を説明する。先
ず、第１実施例における図２の構成において、ビア層間
絶縁膜及び配線層間絶縁膜として、それぞれＭＳＱ膜か
ら成る低誘電率の無機膜２８及びＳｉＬＫ膜から成る低
誘電率の有機膜２９を用いて、図２２に示すような初期
構造を形成する。
【００９２】次に、図２３に示すように、上述の初期構
造を基にトレンチマスクを形成する。これには、まず、
図２３（ａ）に示すように、ＰＲ膜１７をマスクとして
ＣＦ 4／Ａｒ／Ｏ2等のエッチングガスを用いてドライエ
ッチング法によりＡＲＣ膜１６を選択的にエッチングす
る。次に、図２３（ｂ）に示すように、ＰＲ膜１７をそ
のままマスクとしてＣＦ4／Ａｒ／Ｏ2／Ｎ2から成るエ
ッチングガスを用いて、上部マスクであるＳｉＣ膜９を
選択的にエッチングする。
【００９３】次に、図２３（ｃ）に示すように、Ｏ2、
ＮＨ3あるいはＮ2／Ｈ2等によるプラズマによりＰＲ膜
１７をアッシングして除去した後、さらに有機溶剤を用
いてレジスト残渣を完全に除去して、開口部９ａが形成
されたハードマスク、いわゆるトレンチマスクを形成す
る。
【００９４】次に、図２４に示すように、上述のトレン
チマスクを基にデュアルハードマスクを形成する。これ
には、全面に再びＡＲＣ膜３１を形成した後、ＡＲＣ膜
３１上にＰＲを塗布しこれに露光及び現像処理を施し
て、後述するビアホールに相当する開口部３２ａを有す
るＰＲ膜３２を形成することにより、デュアルハードマ
スク１０を形成する。
【００９５】次に、図２５及び図２６を参照して、上述
したデュアルハードマスクを用いた、この例の半導体装
置の製造方法を工程順に説明する。なお、以下の各工程
は共通のエッチング装置内で、ステップ切り替えにより
連続して行われる。まず、図２５（ａ）に示すように、
ＰＲ膜３２をマスクとして、ＣＦ4／Ａｒ／Ｏ2／Ｎ2等
のエッチングガスを用いて、ＡＲＣ膜３１、ＳｉＣ膜９
及びＳｉＯ 2膜８から成るデュアルハードマスク１０、
及び有機膜２９の一部を選択的にエッチングする。
【００９６】次に、図２５（ｂ）に示すように、Ｎ2／
Ｈ2、ＮＨ3、ＮＨ3／Ｎ2、Ｎ2／Ｏ2等のエッチングガス
を用いて、有機膜２９の一部をさらに深くなるように無
機膜２８が露出されるまで選択的にエッチングする。
【００９７】次に、図２５（ｃ）に示すように、Ｃ4Ｆ4
／Ａｒ／Ｏ2等のエッチングガスを用いて、ＳｉＣ膜９
をマスクとして、露出しているＳｉＯ2膜８を選択的に
エッチングする。これと同時に、無機膜２８の一部を浅
く選択的にエッチングする。
【００９８】次に、図２６（ｄ）に示すように、Ｎ2／
Ｈ2、ＮＨ3、ＮＨ3／Ｎ2、Ｎ2／Ｏ2等のエッチングガス
を用いて、デュアルハードマスク１０をマスクとして、
無機膜２８をキャップ膜３が露出されるまで選択的にエ
ッチングする。
【００９９】次に、図２６（ｅ）に示すように、Ｎ2／
Ｈ2、ＮＨ3、ＮＨ3／Ｎ2、Ｎ2／Ｏ2等のエッチングガス
を用いて、デュアルハードマスク１０をマスクとして、
露出している有機膜２９をさらに選択的にエッチングす
る。この結果、有機膜２９に配線溝１２が形成されると
同時に、無機膜２８にビアホール１１が形成される。
【０１００】次に、図２６（ｆ）に示すように、ＣＨ2
Ｆ2／Ａｒ／Ｏ2／Ｎ2等のエッチングガスを用いて、デ
ュアルハードマスク１０の上部マスクであるＳｉＣ膜９
をエッチングすると同時に、キャップ膜（ＳｉＣ膜）３
を選択的にエッチングする。次に、スパッタ法により全
面にＣｕ膜を形成した後、ＳｉＯ2膜８上の不要なＣｕ
膜をＣＭＰ法により除去し、配線溝１２及びビアホール
１１内のみにＣｕ膜を残してそれぞれ上層配線１４及び
ビアプラグ１３を同時に形成することにより、図２１に
示したようなこの例の半導体装置を完成させる。
【０１０１】このように、この例の構成によっても第１
実施例と略同様の効果を得ることができる。
【０１０２】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、第１０
実施例の変形例として、ビア層間絶縁膜に有機膜を用い
る一方、配線層間絶縁膜に無機質を用いるようにして
も、第１０実施例と略同様な効果を得ることができる。
また、下層配線と上層配線とを接続するために用いるビ
アプラグを構成する導電膜材料としてはＣｕ膜を用いる
例で示したが、Ｃｕ膜に限らずＣｕとＡｌとの合金、Ｃ
ｕとＡｇとの合金、あるいはＣｕとＡｌとＳｉとの合金
等の他のものを用いることができる。また、デュアルダ
マシン配線構造を構成する各絶縁膜の膜厚は一例を示し
たものであり、目的、用途等に応じて変更することがで
きる。
【０１０３】
【発明の効果】以上説明したように、この発明の半導体
装置によれば、それぞれビアプラグ及び上層配線が形成
される層間絶縁膜は低誘電率の絶縁膜から成り、かつ層
間絶縁膜はハードマスクで覆われているので、層間絶縁
膜による容量を小さくできるため信号遅延が著しく抑制
されて高速動作に受ける影響が少なくなるとともに、マ
スクの肩落ちが少なくなるため安定に動作することがで
きる。また、この発明の半導体装置の製造方法によれ
ば、層間絶縁膜上にマスク肩落ちの少ないデュアルハー
ドマスクのようなハードマスクを形成し、このハードマ
スクを用いて低誘電率の絶縁膜から成る層間絶縁膜にビ
アホール及び配線溝を形成した後、ビアホール及び配線
溝にそれぞれビアプラグ及び上層配線を同時に形成する
ので、加工精度の高いデュアルダマシン配線構造を容易
に製造することができる。したがって、層間絶縁膜によ
り形成される配線間容量を減少させ、高加工精度のデュ
アルダマシン配線構造を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置の構成
を示す断面図である。
【図２】同半導体装置に用いられるデュアルハードマス
クを形成するための初期構造を示す断面図である。
【図３】同半導体装置に用いられるデュアルハードマス
クを形成するためのトレンチマスクの形成方法を工程順
に示す工程図である。
【図４】同半導体装置に用いられるデュアルハードマス
クを示す断面図である。
【図５】同デュアルハードマスクの形成時に用いられる
エッチングガスの一成分であるＮ2の流量（横軸）と選
択比（縦軸）との関係を示す図である。
【図６】同デュアルハードマスクの形成時に行われるエ
ッチング雰囲気の圧力（横軸）と選択比（縦軸）との関
係を示す図である。
【図７】同半導体装置の製造方法を工程順に示す工程図
である。
【図８】同半導体装置の製造方法を工程順に示す工程図
である。
【図９】この発明の第６実施例である半導体装置の構成
を示す断面図である。
【図１０】同半導体装置に用いられるデュアルハードマ
スクを形成するための初期構造を示す断面図である。
【図１１】同半導体装置に用いられるデュアルハードマ
スクを形成するためのトレンチマスクを示す断面図であ
る。
【図１２】同半導体装置に用いられるデュアルハードマ
スクを示す断面図である。
【図１３】同半導体装置の製造方法を工程順に示す工程
図である。
【図１４】同半導体装置の製造方法を工程順に示す工程
図である。
【図１５】この発明の第９実施例である半導体装置の構
成を示す断面図である。
【図１６】同半導体装置に用いられるデュアルハードマ
スクを形成するための初期構造を示す断面図である。
【図１７】同半導体装置に用いられるデュアルハードマ
スクを形成するためのトレンチマスクを示す断面図であ
る。
【図１８】同半導体装置に用いられるデュアルハードマ
スクを示す断面図である。
【図１９】同半導体装置の製造方法を工程順に示す工程
図である。
【図２０】同半導体装置の製造方法を工程順に示す工程
図である。
【図２１】この発明の第１０実施例である半導体装置の
構成を示す断面図である。
【図２２】同半導体装置に用いられるデュアルハードマ
スクを形成するための初期構造を示す断面図である。
【図２３】同半導体装置に用いられるデュアルハードマ
スクを形成するためのトレンチマスクを示す断面図であ
る。
【図２４】同半導体装置に用いられるデュアルハードマ
スクを示す断面図である。
【図２５】同半導体装置の製造方法を工程順に示す工程
図である。
【図２６】同半導体装置の製造方法を工程順に示す工程
図である。
【図２７】従来の半導体装置の製造方法を工程順に示す
工程図である。
【図２８】従来の半導体装置の製造方法を工程順に示す
工程図である。
【図２９】従来の欠点を説明する工程図である。
【符号の説明】
１ 半導体基板 ２ 下層配線 ３ キャップ膜 ４ ビア層間絶縁膜（第１の層間絶縁膜） ５ 配線層間絶縁膜（第２の層間絶縁膜） ６ ストッパ膜 ６ａ、９ａ、１７ａ、１９ａ、２４ａ、２７ａ、３２ａ
開口部 ７、２１ ハードマスク ８ ＳｉＯ2膜（下部マスク） ９ ＳｉＣ膜（上部マスク） １０ デュアルハードマスク １１ ビアホール １２ 配線溝 １３ ビアプラグ １４ 上層配線 １６、１８、２３、２６、３１ ＡＲＣ膜（反射防
止膜） １７、１９、２４、２７、３２ ＰＲ膜（フォトレ
ジスト膜） ２１ａ 突出している部分 ２２ 凹部 ２５ 層間絶縁膜 ２８ 無機膜 ２９ 有機膜
フロントページの続き Ｆターム(参考） 5F004 AA04 DA00 DA01 DA15 DA16 DA23 DA24 DA25 DA26 DB00 DB03 DB19 DB24 DB26 EA06 EA22 EA40 EB03 5F033 HH11 HH12 HH19 HH28 JJ11 JJ12 KK11 MM02 QQ09 QQ10 QQ11 QQ15 QQ21 QQ25 QQ28 QQ37 QQ48 QQ96 RR01 RR04 RR05 RR06 RR08 RR09 RR11 RR23 RR25 SS11 SS21 TT04 WW05 WW06 XX02 XX15 XX21 XX24

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 下層配線を覆うように層間絶縁膜を形成
    し、該層間絶縁膜に形成したビアホール及び配線溝にそ
    れぞれビアプラグ及び上層配線を同時に形成し、前記ビ
    アプラグを通じて前記下層配線と前記上層配線とを接続
    する半導体装置であって、 前記層間絶縁膜は低誘電率の絶縁膜から成り、前記層間
    絶縁膜はハードマスクで覆われていることを特徴とする
    半導体装置。
  2. 【請求項２】 前記層間絶縁膜は有機膜から成ることを
    特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 下層配線を覆うように第１の層間絶縁膜
    及び第２の層間絶縁膜を積層し、前記第１及び第２の層
    間絶縁膜にそれぞれ形成したビアホール及び配線溝にそ
    れぞれビアプラグ及び上層配線を同時に形成し、前記ビ
    アプラグを通じて前記下層配線と前記上層配線とを接続
    する半導体装置であって、 前記第１及び第２の層間絶縁膜はともに低誘電率の絶縁
    膜から成り、前記第２の層間絶縁膜はハードマスクで覆
    われていることを特徴とする半導体装置。
  4. 【請求項４】 前記第１及び第２の層間絶縁膜はともに
    有機膜から成ることを特徴とする請求項３記載の半導体
    装置。
  5. 【請求項５】 前記第１の層間絶縁膜は無機膜から成る
    一方、前記第２の層間絶縁膜は有機膜から成ることを特
    徴とする請求項３記載の半導体装置。
  6. 【請求項６】 前記第１の層間絶縁膜は有機膜から成る
    一方、前記第２の層間絶縁膜は無機膜から成ることを特
    徴とする請求項３記載の半導体装置。
  7. 【請求項７】 前記第１の層間絶縁膜あるいは前記第２
    の層間絶縁膜の少なくとも一方がＣＭＰ法により平坦化
    されていることを特徴とする請求項３乃至６のいずれか
    １に記載の半導体装置。
  8. 【請求項８】 前記第１の層間絶縁膜と前記第２の層間
    絶縁膜との中間位置にストッパ膜が形成されていること
    を特徴とする請求項３乃至７のいずれか１に記載の半導
    体装置。
  9. 【請求項９】 前記ストッパ膜がＣＭＰ法により平坦化
    されていることを特徴とする請求項３乃至８のいずれか
    １に記載の半導体装置。
  10. 【請求項１０】 前記ハードマスクは、下部マスクと上
    部マスクとの２種類の薄膜が積層されたデュアルハード
    マスクから成ることを特徴とする請求項１乃至９のいず
    れか１に記載の半導体装置。
  11. 【請求項１１】 前記上部マスクは、前記下部マスク及
    び該下部マスクの直下位置の層間絶縁膜との選択性に優
    れた材料から成ることを特徴とする請求項１０記載の半
    導体装置。
  12. 【請求項１２】 前記上部マスクは、ＳｉＣ、ＳｉＮ、
    ＳｉＣＮ、Ｗ、ＷＳｉ、ＳｉＯＦ、ＨＳＱ、ＭＳＱ又は
    ＭＨＳＱから成ることを特徴とする請求項１０記載の半
    導体装置。
  13. 【請求項１３】 前記下部マスクは、ＳｉＯ2、Ｓｉ
    Ｃ、ＳｉＮ、ＳｉＣＮ、Ｗ、ＷＳｉ、ＳｉＯＦ、ＨＳ
    Ｑ、ＭＳＱ又はＭＨＳＱから成ることを特徴とする請求
    項１０記載の半導体装置。
  14. 【請求項１４】 前記ストッパ膜は、ＳｉＯ2、Ｓｉ
    Ｎ、ＳｉＣＮ、ＳｉＣ、ＳｉＯＦ、ＨＳＱ、ＭＳＱ又は
    ＭＨＳＱから成ることを特徴とする請求項８乃至１３の
    いずれか１に記載の半導体装置。
  15. 【請求項１５】 前記下層配線上にキャップ膜が形成さ
    れていることを特徴とする請求項１乃至１４のいずれか
    １に記載の半導体装置。
  16. 【請求項１６】 前記キャップ膜は、ＳｉＯＮ、Ｓｉ
    Ｃ、ＳｉＯ2、ＳｉＣＮ又はＳｉＮから成ることを特徴
    とする請求項１５記載の半導体装置。
  17. 【請求項１７】 下層配線を覆うように層間絶縁膜を形
    成し、該層間絶縁膜に形成したビアホール及び配線溝に
    それぞれビアプラグ及び上層配線を同時に形成し、前記
    ビアプラグを通じて前記下層配線と前記上層配線とを接
    続する半導体装置の製造方法であって、 前記下層配線上にキャップ膜を介して前記層間絶縁膜を
    形成する層間絶縁膜形成工程と、 前記層間絶縁膜上に下部マスクと上部マスクとの２種類
    の薄膜が積層されたデュアルハードマスクを形成するデ
    ュアルハードマスク形成工程と、 前記デュアルハードマスクをマスクとして前記層間絶縁
    膜にビアホール及び配線溝を同時に形成する層間絶縁膜
    加工工程と、 前記ビアホール及び前記配線溝にそれぞれビアプラグ及
    び上層配線を同時に形成する配線形成工程とを含むこと
    を特徴とする半導体装置の製造方法。
  18. 【請求項１８】 前記層間絶縁膜形成工程は、前記キャ
    ップ膜上に第１の層間絶縁膜を形成する第１の層間絶縁
    膜形成工程と、前記第１の層間絶縁膜上に第２の層間絶
    縁膜を形成する第２の層間絶縁膜形成工程とから成るこ
    とを特徴とする請求項１７記載の半導体装置の製造方
    法。
  19. 【請求項１９】 前記キャップ膜として、ＳｉＯＮ、Ｓ
    ｉＣ、ＳｉＯ2、ＳｉＣＮ又はＳｉＮを用いることを特
    徴とする請求項１７又は１８記載の半導体装置の製造方
    法。
  20. 【請求項２０】 前記キャップ膜として前記ＳｉＯ2を
    用いた場合、前記層間絶縁膜加工工程を、Ｃ4Ｆ4／ＣＯ
    ／Ａｒ／Ｏ2、Ｃ4Ｆ8、Ｃ5Ｆ8又はＣＨＦ3から成るエッ
    チングガスを用いて実施することを特徴とする請求項１
    ９記載の半導体装置の製造方法。
  21. 【請求項２１】 前記デュアルハードマスクの前記上部
    マスクとして、ＳｉＣ、ＳｉＮ、ＳｉＣＮ、Ｗ、ＷＳ
    ｉ、ＳｉＯＦ、ＨＳＱ、ＭＳＱ又はＭＨＳＱを用いるこ
    とを特徴とする請求項１７乃至２０のいずれか１に記載
    の半導体装置の製造方法。
  22. 【請求項２２】 前記デュアルハードマスクの前記下部
    マスクとして、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＣＮ、
    Ｗ、ＷＳｉ、ＳｉＯＦ、ＨＳＱ、ＭＳＱ又はＭＨＳＱを
    用いることを特徴とする請求項１７乃至２１のいずれか
    １に記載の半導体装置の製造方法。
  23. 【請求項２３】 前記上部マスク及び前記下部マスクと
    してそれぞれ前記ＳｉＣ及び前記ＳｉＯ2を用いた場
    合、前記層間絶縁膜加工工程を、ＣＦ4、Ｏ2及びＮ2を
    それぞれ２０〜４０SCCM、１０〜５０SCCM及び８０〜１
    ５０SCCM含んだエッチングガスを用いて、１０〜１００
    ｍTorrの圧力の条件の下で実施することを特徴とする請
    求項２１又は２２記載の半導体装置の製造方法。
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