KR19990007413A - 다중층 배선을 갖는 반도체 장치의 제조 방법 - Google Patents

다중층 배선을 갖는 반도체 장치의 제조 방법 Download PDF

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Abstract

실리콘 산화막의 유전 상수보다 더 낮은 유전 상수를 갖는 제1 절연막이 반도체 기판 상에 형성된다. 그 다음으로, 상기 제1 절연막 상에 금속막 또는 제2 절연막이 형성되는데, 상기 금속막 또는 제2 절연막은 산소 플라즈마 프로세스와 레지스트 제거 용액에 노출시에 수분 흡수도 및 변형도가 실리콘 산화막의 그것들보다 더 낮거나 같다. 그런 다음, 상기 금속막 또는 제2 절연막이 미리 정해진 패턴으로 패턴된다. 상기 금속막 또는 제2 절연막을 매스크로 사용하여 제1 절연막에 개구가 형성된다.

Description

다중층 배선을 갖는 반도체 장치의 제조 방법
본 발명은 다중층 배선을 갖는 반도체 장치의 제조 방법에 관한 것으로, 더 구체적으로는 배선층들 사이에 형성된 절연막의 유전 상수가 감소된 반도체 장치의 제조 방법에 관한 것이다.
최근들어 정밀한 구조를 갖는 반도체 집적 회로가 개발되었다. 이러한 개발은 다중층 배선 구조를 구비한 논리 회로를 포함하는 반도체 집적 회로 분야에서 특히 중요하다. 금속 배선층들 사이의 간격이 미세한 크기(micro-sized)이기 때문에, 전기 신호 속도의 감소를 유발하는 배선 캐패시턴스가 증가하고, 혼선(crosstalk)에 기인한 결점들이 발생하는데, 이는 어떤 신호들이 다른 신호들에 노이즈로 영향을 미치는 현상이다. 이것 때문에, 배선층들 사이에 형성된 절연막의 유전 상수를 줄이기 위한 연구가 행해져 왔다.
예를 들면, 하이드로겐 실세스퀴옥산(Hydrogen Silsesquioxane, HSQ)의 유전 상수를 평가하는 것에 대한 설명이 Apply. Phys. Lett. 제43호, Related Society Lecture Preprints, No. 2호, p654(26a-N-6 Evaluation of Dielectric Constant of Hydrogen Silsesquioxane(HSQ) )에 개시되어 있다. 상기 프리프린트(preprints)의 설명에 있어서, 감소된 압력 조건에서 처리된 무기 SOG(spin on glass)의 고유 유전 상수는 2.7이다. 그러나, O2플라즈마 프로세스가 수행되는 경우, 상기 고유 유전 상수는 3.9까지 증가한다. 이것은, 프리프린트의 설명에 개시된 바와 같이, O2플라즈마 프로세스에서 Si-OH 결합이 발생되어, 그것에 의해 HSQ막 내에 수분 함유량이 증가되기 때문이다.
비록 상기 반도체 장치의 생산 공정이 상기 프리프린트에 설명되어 있지는 않지만, 상기 반도체는 일반적인 공정에 따라 제조된다고 여겨진다. 여기서, 다중층 배선을 갖는 반도체 장치의 종래 제조 공정이 설명될 것이다. 도 1a 내지 도 1f는 반도체 장치의 종래 제조 방법을 순서대로 나타낸 단면도들이다.
반도체 장치를 제조하는 종래의 방법은, 도 1a에 도시된 바와 같이, 먼저 두께가 약 500nm인 제1 실리콘 옥사이드막(101)이 도시되지 않은 실리콘 기판 상에 형성된다. 그 다음으로, 제1 알루미늄계 금속 배선층(102)이 제1 실리콘 옥사이드막(101) 상에 선택적으로 형성된다. 그런 다음 두께가 약 400nm인 HSQ막(103)이 도포되고 어닐링되어 낮은 유전 상수막으로서 제1 실리콘 옥사이드막(101) 상에 형성된다. 이 시점에서, 제1 알루미늄계 금속 배선층(102)의 상부 표면은 HSQ 막으로 코팅된다. 두계가 1400nm인 제2 실리콘 옥사이드막(104)이 HSQ막(103) 상에 연속적으로 형성된다. 그런 다음, 평탄한 표면을 형성하기 위해, 제2 실리콘 옥사이드막(104)의 두께가 CMP(chemically mechanical polishing)에 의해 약 700nm 정도로 얇게 감소된다. 그 후, 포토레지스트(105)가 제2 실리콘 옥사이드막(104)에 도포된다. 도포된 포토레지스트(105)는 미리 지정된 패턴을 갖도록 노출되고 현상된다.
그 다음으로, 도 1b에 도시된 바와 같이, 플루오로카본을 함유한 가스를 사용하여 그리고 포토레지스트(105)를 매스크로 사용하여 제2 실리콘 옥사이드막(104) 및 HSQ막(103)이 식각된다. 그 결과, 제1 알루미늄계 금속 배선층(102)까지 연장된 콘택트홀(104a)이 포토레지스트(105)의 개구 아래에 형성된다.
그 후, O2플라즈마 프로세스가 수행된다. 이 시점에서, 콘택트홀(104a)로 개방된 HSQ막(103)이 O2플라즈마에 노출되어 그것에 의해 콘택트홀(104a)로 개방된 HSQ막(103)의 표면에 Si-OH 결합이 발생된다. 그런 다음, 도 1c에 도시된 바와 같이, 포토레지스트(105)가 레지스트 제거 용액(resist releasing solution)에 의해 제거된다. 이 시점에서, 콘택트홀(104a)로 개방된 HSQ막(103)의 표면이 레지스트 제거 용액에 노출되기 때문에, 젖은 부분(106)이 나머지 부분들의 수분 함유량보다 더 높은 수분 함유량을 갖고 HSQ막(103)의 표면 상에 형성된다.
그런 다음, 도 1d에 도시된 바와 같이, 티타늄 나이트라이드막(107)이 경계 금속막으로서 전면 상에 형성된다. 텅스텐막(108)이 블랭킷 CVD 방법(blanket CVD method)에 의해 티타늄 나이트라이드막(107) 상에 형성된다. 이 경우에, 가끔 빈 공간(109)이 콘택트홀(104a) 내에 형성된다.
도 1e에 도시된 바와 같이, 제2 실리콘 옥사이드막(104) 상에 형성된 텅스텐막(108) 및 티타늄 나이트라이드막(107)은 텅스텐 에치 백 방법(tungsten etch back method)에 의해 제거되고 그것에 의해 콘택트홀(104a) 내에 형성된 텅스텐막(108) 및 티타늄 나이트라이드막(107)만이 제거되지 않은채 남게 된다.
그런 다음 도 1f에 도시된 바와 같이, 제2 알루미늄계 금속 배선층(110)이 전면상에 형성된다.
이러한 종래 방식으로 제조된 반도체 장치는 높은 정션 저항 및 접속 불량이 콘택트홀(104a) 내에 발생되었다.
그 다음으로, 채널 배선층이 제공되는 반도체 장치의 종래의 제조 방법이 예시될 것이다. 도 2a 내지 도 2f는 반도체 장치의 종래의 제조 방법을 순서대로 나타낸 단면도들이다. 첫째, 도시되지 않은 복수개의 기층들(base layers)이 도시되지 않은 실리콘 기판 상에 형성되고 두께가 약 100nm인 실리콘 나이트라이드막(111)이 도 2a에 도시된 바와 같이 기저층들의 최상부 상에 형성된다. 그런 다음, 두께가 약 500nm인 HSQ막(112)이 도포 및 어닐링에 의해 실리콘 나이트라이드막(111) 상에 형성된다. 두께가 약 100nm인 실리콘 옥사이드막(113)이 상기 HSQ막(112) 상에 캡 막(cap film)으로서 형성된다.
그 다음으로, 도 2b에 도시된 바와 같이, 포토레지스트막(114)이 실리콘 옥사이드막(113)에 도포된다. 그런 다음, 지정된 패턴을 갖도록 포토레지스트막(114)이 노출되고 현상된다.
그 후, 도 2c에 도시된 바와 같이, 플루오로카본을 함유한 가스를 사용하여 그리고 포토레지스트막(114)을 매스크로 사용하여 실리콘 옥사이드막(113) 및 HSQ막(112)이 식각된다. 그 결과, 실리콘 나이트라이드막(111)까지 연장된 채널(112a)이 포토레지스트(114)의 개구 아래에 형성된다.
그런 다음, O2플라즈마 프로세스가 수행된다. 이 시점에서, 채널(112a)로 열린 HSQ막(112)의 표면이 변성되고 젖게 되는 경향이 있다. 그런 다음, 도 2d에 도시된 바와 같이, 포토레지스트(114)가 레지스트 제거 용액에 의해 제거된다. 이 시점에서, 채널(112a)로 열린 HSQ막(112)의 표면이 레지스트 제거 용액에 노출되기 때문에, 나머지 부분들의 수분 함유량보다 더 높은 수분 함유량을 갖는 젖은 부분(115)이 기판 상에 형성된다.
그런 다음, 도 2e에 도시된 바와 같이, 두께가 약 50nm인 티타늄막(116)은 MOCVD 방법과 그에 이어 두께가 약 500nm인 구리막(117)이 CVD 방법에 의해 전면 상에 형성되는 단계에 의해 경계 금속막으로서 형성된다.
도 2f에 도시된 바와 같이, 실리콘 옥사이드막(113) 상에 형성된 구리막(117) 및 티타늄막(116)이 CMP 처리에 의해 제거되고, 그것에 의해 채널(112a) 내의 구리막(117) 및 티타늄막(116)만이 제거되지 않고 남게된다.
이러한 방식으로 준비된 반도체 장치의 채널 배선층들 사이의 캐패시턴스가 측정되었다. 그 결과, 측정된 캐패시턴스는 일반적인 플라즈마 옥사이드막의 형성을 이용하여 제조된 반도체 장치의 그것과 같았다. 이것은 O2플라즈마 프로세스에 기인한 것이라고 여겨진다.
낮은 유전 상수를 갖는 막으로서, HSQ막 이외의 다른 막이 가끔 사용된다. 낮은 유전 상수의 막으로서 플루오로수지막(fluororesin film)이 사용된 예가 Monthly Semiconductor World, 2월호(1997), p82-84에 플루오로수지막에 기인하여 낮은 유전 상수를 제공하기 위한 식각 특성이 개선되지만, 산소 플라즈마 레지스트의 문제가 남는다라고 개시되어 있다. 이러한 종래 기술에 있어서, 비아 홀(via hole)은 시클릭 플루오로수지(cyclic fluororesin) 및 실록산 폴리머(siloxane polymer)로 구성된 유전 상수가 2.5 또는 그 이하인 플루오로수지막을 사용하여 형성된다. 도 3a 내지 도 3d는 반도체 장치의 종래의 제조 방법을 순서대로 나타낸 단면도들이다. 첫째, 도 3a에 도시된 바와 같이, 제1 실리콘 옥사이드막(121)이 도시되지 않은 실리콘 기판상에 형성된다. 그런 다음, 제1 알루미늄계 금속 배선층(122)이 상기 제1 실리콘 옥사이드막(121) 상에 선택적으로 형성된다. 실리콘 옥사이드막으로 구성된 라이너막(123)이 전체 표면 상에 형성된다. 그 다음으로, 플루오로수지막(124)이 라이너막(123) 상에 형성되고, 제2 실리콘 옥사이드막(125)이 플루오로수지막(124) 상에 형성된다. 그런 다음, 포토레지스트(126)가 프루오로수지막(124)의 표면에 도포되고, 뒤이어 노출 및 현상에 의해 포토레지스트(126)의 패턴닝이 수행된다.
그 다음으로, 도 3b에 도시된 바와 같이, 제2 실리콘 옥사이드막(125), 플루오로수지막(124) 및 라이너막(123)이 포토레지스트(126)를 매스크로 사용하여 식각된다. 그 결과, 제1 알루미늄계 금속 배선층(122)에 연장된 비아 홀(124a)이 포토레지스트(126)의 개구 아래에 형성된다.
그 후, O2플라즈마 프로세스가 수행된다. 이 시점에서, 비아홀들(124a)로 열려진 프루오로수지막(124)의 표면이 플라즈마에 노출된다. 이에 부가하여, 도 3c에 도시된 바와 같이, 포토레지스트(126)가 또한 레지스트 제거 용액에 의해 제거된다. 이 경우에, 비아 홀(124a)의 측벽이 침식에 의해 활 모양으로 형성된다.
비록 상기 단계에 후속되는 나머지 단계들이 설명되지 않더라도, 다음의 단계들이 수행될 것이라고 예상된다. 도 3d에 도시된 바와 같이, 경계 금속막으로서 티타늄 나이트라이드막(129)이 그리고 플러그로서 제2 알루미늄계 금속 배선층(127)이 전체 표면 상에 형성된다. 그러나, 보이드(128)는 플루오로수지막(124)의 침식때문에 아마도 제2 알루미늄계 금속 배선층(127) 내에 형성된다.
비아 홀(124a)의 측벽이 침식에 의해 활 모양으로 형성되는 이유는 프루오로수지막(124)이 O2플라즈마에 노출된 다음 이 막 내의 카본이 산소와 반응하여 프루오로수지막(124)의 분해를 유발하는 CO2가스를 발생하기 때문이다.
상술한 바와 같이, 비록 낮은 유전 상수의 막이 사용되더라도, 유전 상수의 불충분한 감소만이 달성될 수 있다. 또한, 금속층에 보이드를 형성하는 문제가 여전히 해결되지 않은 채로 남는다.
이에 따라, 본 발명의 목적은 배선층들 사이의 캐패시턴스를 감소할 수 있고 콘택트 홀과 같은 개구 내의 정션 저항 증가를 방지할 수 있는 다중층 배선을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1a 내지 도 1f는 반도체 장치의 종래의 제조 방법을 순서대로 나타낸 단면도들.
도 2a 내지 도 2f는 반도체 장치의 종래의 다른 제조 방법을 순서대로 나타낸 단면도들.
도 3a 내지 도 3d는 반도체 장치의 종래의 또 다른 제조 방법을 순서대로 나타낸 단면도들.
도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들.
도 6a 내지 도 6e는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들.
도 7a 내지 도 7e는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들.
도 8a 내지 도 8f는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들.
도 9a 내지 도 9i는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들.
도면의 주요 부분에 대한 부호의 설명
12 : HSQ막
13 : 실리콘 나이트라이드막
12a : 채널
17 : 알루미늄
본 발명의 특징에 따르면, 다중층 배선을 갖는 반도체 장치의 제조 방법이 제공되는데, 이 방법은 반도체 기판 상의 실리콘 옥사이드막의 유전 상수보다 더 낮은 유전 상수를 갖는 제1 절연막을 형성하는 단계를 포함한다. 이 방법은 제1 절연막 상에 금속막 또는 제2 절연막을 형성하는 단계, 상기 금속막 또는 제2 절연막을 미리 지정된 형태로 패턴닝하는 단계 및 금속막 또는 제2 절연막을 매스크로 사용하여 제1 절연막 내에 개구를 형성하는 단계를 포함한다. 제2 절연막은 산소 플라즈마 프로세스와 레지스트 제거 용액에 노출시에 수분 흡수도 및 변형도가 실리콘 옥사이드막의 그것들보다 더 낮거나 같다.
본 발명에서는, 비록 포토레지스트가 금속막 또는 제2 절연막을 패턴닝하는데 사용되고, 산소 플라즈마 프로세스가 수행되고, 그리고 포토레지스트를 제거하기 위해 레지스트 제거 용액이 가해진다고 하더라도, 제1 절연막이 산소 플라즈마 및 레지스트 제거 용액에 전혀 노출되지 않는다. 그리하여 제 1 절연막의 수분 흡수에 의해 유발된 유전 상수의 증가가 방지되고 배선층들 사이의 캐패시턴스가 효과적으로 감소될 수 있다. 제1 절연막의 변형도 방지된다. 또한, 개구 내에 보이드가 형성되지 않아서 정션 저항의 증가가 방지된다.
이제 도면들을 참조하여 본 발명의 실시예에 따른 반도체 장치의 제조 방법이 설명된다. 도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들이다.
본 실시예에 있어서, 도 4a에 도시된 바와 같이, 두께가, 예를 들어, 약 500nm인 제1 실리콘 옥사이드막(1)이 도시되지 않은 실리콘 기판 상에 형성된다. 제1 알루미늄계 금속 배선층(2)이 제1 실리콘 옥사이드막(1) 상에 선택적으로 형성된다. 실리콘 옥사이드막의 유전 상수보다 더 낮은 유전 상수를 갖고 두께가 예를 들어 약 400nm인 HSQ막(3)이 도포 및 어닐링에 의해 제1 실리콘 옥사이드막(1) 상에 형성된다. 이 시점에서, 제1 알루미늄계 금속 배선층(2)이 HSQ막(3)으로 코팅된다. 그런 다음, 두께가, 예를 들어, 약 1,400nm인 제2 실리콘 옥사이드막(4)이 HSQ막(3) 상에 형성된다. 그런 다음, 표면 평탄화를 위해, CMP에 의해 제2 옥사이드막(4)의 두께가 얇게, 예를 들어, 약 700nm로 감소된다. 그런 다음 두께가, 예를 들어, 약 100nm인 텅스텐 실리콘막(5)이 스퍼터링에 의해 제2 실리콘 옥사이드막(4) 상에 형성된다. 그 후, 포토레지스트(6)가 텅스텐 실리사이드막(5)에 도포된다. 도포된 포토레지스트(6)가 미리 지정된 패턴을 갖도록 노출되고 현상된다.
그 다음에, 도 4b에 도시된 바와 같이, 포토레지스트(6)를 매스크로 사용하여 텅스텐 실리사이드막(5)이 클로린(chlorine)을 함유한 가스에 의해 식각된다. 이것은 텅스텐 실리사이드막(5)의 개구(5a)가 포토레지스트(6)의 개구 아래에 형성되도록 해준다. 그런 다음, O2플라즈마 프로세스가 수행되고 포토레지스트(6)가 레지스트 제거 용액에 노출되어 제거된다.
그 후, 플루오로카본 가스를 사용하여 그리고 텅스텐 실리사이드막(5)을 매스크로서 사용하여 제2 실리콘 옥사이드막(4) 및 HSQ막(3)이 식각된다. 이 경우에, 휘발성 WF6가스 또는 SiF4가스가 발생되어, 텅스텐 실리사이드막(5)의 피착이 제한된다. 그 결과, 도 4c에 도시된 바와 같이, 제1 알루미늄계 금속 배선층(2)에 연장된 콘택트 홀(4a)이 텅스텐 실리사이드막(5)의 개구(5a) 아래에 형성된다.
그런 다음, 도 4d에 도시된 바와 같이, 텅스텐 실리사이드막(5)이 유지되면서 두께가, 예를 들어, 약 50nm인 티타늄 나이트라이드막(7)이 전체 표면 상에 경계 금속막으로서 형성된다. 두께가, 예를 들어, 약 500nm인 텅스텐막(8)이 티타늄 나이트라이드막(7) 상에 연속적으로 형성된다.
그 다음으로, 도 4e에 도시된 바와 같이, 제2 실리콘 옥사이드막(4) 상에 형성된 텅스텐막(8), 티타늄막(7) 및 텅스텐 실리사이드막(5)이 금속 CMP에 의해 제거된다. 그리하여, 콘택트 홀(4a) 내에 형성된 텅스텐막(8) 및 티타늄 나이트라이드막(7)만이 제거되지 않고 남는다.
도 4f에 도시된 바와 같이, 제2 알루미늄계 금속 배선층(9)이 전체 표면 상에 형성된다. 그 후, 상기와 같은 프로세스들이 반복되어 다중층 배선을 갖는 반도체 장치의 제조가 완성된다.
이 실시예에 있어서, O2플라즈마 프로세스에 의해 수분 함량이 증가하는 경향이 있는 HSQ막(3)은 O2플라즈마 프로세스가 수행될 때 노출되지 않는다. 그러므로, 콘택트 홀(4a) 내에 보이드가 발생되지 않고 그것에 의해 정션 저항의 어떠한 증가도 방지되고, 증가된 수분 함량에 의해 유발되는 HSQ막(3)의 유전 상수의 어떠한 증가도 피할 수 있다.
그 다음에, 본 발명의 제2 실시예가 설명될 것이다. 도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들이다.
이 실시예에 있어서, 도 5a에 도시된 바와 같이, 하부층 절연막(11)이 도시되지 않은 반도체 기판 상에 형성된다. 실리콘 옥사이드막의 유전 상수보다 더 낮은 유전 상수를 갖는 HSQ막(12)이 도포 및 어닐링에 의해 층간 절연막으로서 하부층 절연막(11) 상에 형성된다. 두께가, 예를 들어 약 100nm인 실리콘 나이트라이드막(13)과 두께가 예를 들어 약 400nm인 실리콘 옥사이드막(14)이 이 순서대로 HSQ막(12) 상에 피착된다. 실리콘 나이트라이드막(11)은 산소 플라즈마 프로세스와 레지스트 제거 용액에 노출시에 수분 흡수도 및 변형도가 실리콘 옥사이드막의 그것들보다 더 낮거나 같다. 그런 다음 포토레지스트(15)가 실리콘 옥사이드막(14) 상에 피착되고 포토레지스트(15)는 채널 배선 패턴이 포토레지스트 상에 형성되는 포토리소그래피를 받게 된다.
그 다음에, 도 5b에 도시된 바와 같이, C4F8가스, CO 가스, Ar 가스를 사용하여 그리고 상기 포토레지스트를 매스크로 사용하여 실리콘 옥사이드막(14)이 반응성 이온 식각(reactive ion etching, RIE)에 의해 식각된다. 이러한 경우, 실리콘 나이트라이드막(13)과 실리콘 옥사이드막(14)에 대한 식각율들의 선택비는, 즉, SiN : SiO2는 1 : 20이 되게 정해지고, 이것에 의해 실리콘 나이트라이드막(13)이 식각 저지층으로서 기능한다. 그 결과, 약 400nm의 깊이를 갖는 배선 채널(14a)이 형성된다.
그 다음으로, O2플라즈마 프로세스가 수행되고, 도 5c에 도시된 바와 같이, 유기 솔벤트를 사용하여 포토레지스트(15)가 제거된다. 이 시점에서, HSQ막(12)은 실리콘 나이트라이드막(13)에 의해 보호된다.
도 5d에 도시된 바와 같이, CHF3가스를 사용하여 실리콘 옥사이드막(14), 실리콘 나이트라이드막(13) 및 HSQ막(12)이 RIE에 의해 동일한 식각율들로 에치백된다(etchback). 실리콘 옥사이드막(14)이 전체적으로 제거되고 그와 동시에 깊이가 예를 들어 약 400nm인 채널(12a)이 HSQ막(12)에 형성된다.
채널(12a)을 형성하기 위한 식각은 다음과 같은 방법에 의해 수행될 수 있다. 첫째, 실리콘 나이트라이드막(13)이 관통될 때까지 실리콘 옥사이드막(14) 및 실리콘 나이트라이드막(13)이 거의 같은 식각율들로 식각된다. 그런 다음, 실리콘 옥사이드막(14)이 실리콘 나이트라이드막(13)의 식각율보다 큰 식각율로 식각된다. 이러한 경우, HSQ막(12)이 실리콘 옥사이드막(14)의 식각율과 같은 식각율로 식각되기 때문에, 이미 패턴된 실리콘 나이트라이드막(13)을 하드 매스크로 사용하여 HSQ막(12)이 식각된다. HSQ막이 사용되지 않고, 실리콘 옥사이드 막(14)에 비해 높은 선택비를 갖는 층간 절연막이 낮은 유전 상수를 갖는 막으로서 형성되는 경우에는 실리콘 옥사이드막(14)이 실리콘 나이트라이드막(13) 상의 패턴 형성과 함께 모두 제거될 수 있는 두께로 형성된다. 이러한 조치가 RIE에 의해 실리콘 나이트라이드막(13) 및 HSQ막(12)을 더 정확히 패턴닝할 수 있게 해준다.
그 다음으로, 도 5e에 도시된 바와 같이, 두께가 예를 들어 약 20nm인 티타늄막(16)이 스퍼터링에 의해 전체 표면 상에 경계 금속막으로서 피착된다. 연속해서, 두께가 예를 들어 약 800nm인 알루미늄막(17)이 스퍼터링에 의해 티타늄막(16) 상에 배선 금속막으로서 피착된다.
그런 다음, 도 5f에 도시된 바와 같이, 실리콘 나이트라이드막(13) 상에 형성된 알루미늄막(17) 및 티타늄막(16)이 CMP에 의해 제거되어 채널(12a) 내에서만 이 막들(16, 17)이 제거되지 않은 채로 남는다.
본 실시예에서, O2플라즈마 프로세스에 의해 수분 함량이 증가하는 경향이 있는 HSQ막(12)은 O2플라즈마 프로세스에 노출되지 않기 때문에, 수분 함량의 증가에 따른 유전 상수의 상승이 역시 방지된다.
부수적으로, 본 실시예에서, 실리콘 나이트라이드막(13)은 산소 플라즈마 프로세스와 레지스트 제거 용액에 노출시에 수분 흡수도 및 변형도가 실리콘 옥사이드막의 그것들보다 낮거나 같다. 특히 실리콘 나이트라이드막은 플라즈마 실리콘 나이트라이드막인 것이 바람직하다. 플라즈마 실리콘 옥사이드막 또는 플라즈마 실리콘 옥시나이트라이드막(plasma silicon oxynitride film)이 그러한 절연막으로서 사용될 수 있다.
그 다음으로, 본 발명의 제3 실시예가 설명될 것이다. 도 6a 내지 도 6e는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들이다. 본 실시예에서는, 도 6a에 도시된 바와 같이, 두께가 예를 들어 0.1㎛인 제1 실리콘 옥사이드막(21)이 도시되지 않은 반도체 기판 상에 형성된다. 실리콘 옥사이드막의 유전 상수보다 더 낮은 유전 상수를 갖고 두께가 예를 들어 약 0.4㎛인 HSQ막(22)이 도포 및 어닐링에 의해 제1 실리콘 옥사이드막(21) 상에 형성된다. 두께가 예를 들어 약 0.05㎛인 제2 실리콘 옥사이드막(23)이 HSQ막(22) 상에 피착된다. 또한, 두께가 예를 들어 약 0.05㎛인 W(텅스텐)막(24)이 제2 실리콘 옥사이드막(23) 상에 피착된다. 연속해서, 포토레지스트(25)가 텅스텐막(24)에 도포되고 채널-배선 패턴이 포토레지스트(25) 상에 형성되게 포토리소그래피를 받게된다.
그 다음으로, 도 6b에 도시된 바와 같이, 포토레지스트(25)를 매스크로 사용하여 텅스텐막(24)이 건식 식각에 의해 패턴된다. 그 후, 포토레지스트(25)가 O2플라즈마의 애슁 처리 및 유기 알카리 용액을 사용한 처리에 의해 제거된다. 이 때, 건식 식각의 잔여물도 역시 제거된다. 이러한 제거 처리에서, HSQ막(22)의 표면은 제2 실리콘 옥사이드막(23)으로 덮혀있기 때문에 손상되지 않는다.
도 6c에 도시된 바와 같이, 제2 실리콘 옥사이드막(23) 및 HSQ막(22)이 텅스텐막(24)을 매스크로 사용하여 제1 실리콘 옥사이드막(21)이 노출될 때까지 옥사이드막 건식 식각 조건에서 식각된다. 이것은 상감 방법(damascene method)용 채널(22a)이 형성되게 해준다. 여기서, 상감 방법은 미리 지정된 영역에 홀 또는 채널을 구비하여 형성된 절연막을 형성하는 단계와 상기 홀 또는 채널 내에 배선층을 설치하는 단계를 포함한다.
그 다음에, 도 6d에 도시된 바와 같이, 두께가 예를 들어 약 0.05㎛인 TiN막(26)이 경계 금속막으로서 전체 표면 상에 형성된다. 연속해서, 구리막(27)이 금속 배선막으로서 TiN막(26) 상에 피착된다.
도 6e에 도시된 바와 같이, 제2 실리콘 옥사이드막(23) 상의 구리막(27), TiN막(26) 및 텅스텐막(24)이 CMP에 의해 제거되고 그것에 의해 채널(22a) 내에 형성된 구리막(27) 및 TiN막(26)만이 제거되지 않은채 남는다.
본 실시예에서는, 또한, O2플라즈마 프로세스에 의해 수분 함량이 증가하는 경향이 있는 HSQ막(22)이 O2플라즈마 프로세스에 노출되지 않기 때문에, 수분 함량의 증가에 따른 유전 상수의 상승이 방지된다.
부수적으로, 본 발명에서 구리막(27) 및 TiN막(26)을 묻는 방법으로서, CVD 방법, 스퍼터링 방법 및 스퍼터링 또는 CVD 방법 등을 시딩(seeding)용으로 사용하는 플래이팅 방법이 예시된다. 이 방법들 중, 높은 코팅 특성 및 매장 특성을 갖는 CVD 방법이 가장 바람직하다. 스퍼터링 방법을 사용하는 경우에는, 고온에서 리플로우(reflow)를 하는 것이 필요하다.
또한, 실리콘 나이트라이드막이 제1 실리콘 옥사이드막(21) 대신에 기저막으로서 채택될 수 있다. 이 경우에, 식각은 실리콘 옥사이드막과 실리콘 나이트라이드막 사이에 높은 선택성을 갖는 건식 식각 조건에서 수행됨으로써 고도로 제어된 조건에서 기저막에 도달하기 바로 직전에 식각이 끝난다.
제2 실리콘 옥사이드막(23)으로서는, 예를 들면 ECR 방법과 같은 ECR 방법을 사용하여 형성되고, 감소된 수분 함량을 갖는 플라즈마 실리콘 옥사이드막이 바람직하다.
또한, 포토레지스트(25)의 패턴닝을 위한 노출의 예들로서는 I-라인, G-라인과 같은 빛에 노출, KrF, ArF의 액시머 레이저에 노출, EB(electron beam)에 노출 및 X-레이에 노출 등이 있다.
TiN막 또는 티타늄막이 텅스텐막(24) 대신에 형성될 수 있다.
그 다음으로, 본 발명의 제4 실시예가 설명될 것이다. 비록 제1 실시예에서 WSi막이 그리고 제3 실시예에서 텅스텐막이 HSQ막에 콘택트 홀 또는 채널을 형성하기 위해 매스크로 사용되었더라도, TiN막이 매스크로서 사용될 수 있다. WSi막 또는 텅스텐막이 사용되는 경우에 식각 침전물이 거의 없지만, TiN막이 사용되는 경우에는 식각 침전물이 발생되는 경향이 있다. 본 실시예는 이러한 결점을 피하려는 목적을 갖는다. 도 7a 내지 도 7e는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들이다.
본 실시예에 있어서, 도 7a에 도시된 바와 같이, 제1 실리콘 옥사이드막(31)이 도시되지 않은 반도체 기판 상에 형성된다. 실리콘 옥사이드막의 유전 상수보다 낮은 유전 상수를 갖는 HSQ막(32)이 도포 및 어닐링에 의해 제1 실리콘 옥사이드막(31) 상에 형성된다. 제2 실리콘 옥사이드막(33)이 HSQ막(32) 상에 피착된다. 또한, TiN막(34)이 제2 실리콘 옥사이드막(33) 상에 형성되고 연속해서 두께가 예를 들어 약 0.05㎛인 제3 실리콘 옥사이드막(38)이 TiN막(34) 상에 형성된다. 이 경우에, 제3 실리콘 옥사이드막(38)의 두께는 바람직하게 제2 실리콘 옥사이드막(33)의 두께와 HSQ막(32)의 두께를 합한 것과 같게 정해진다. 포토레지스트(35)가 제3 실리콘 옥사이드막(38)에 도포되고 포토리소그래피를 받게되어 채널 배선이 패턴닝에 의해 포토레지스트 상에 형성된다.
그 다음으로, 도 7b에 도시된 바와 같이, 플루오린(fluorine)-타입 식각용 가스를 사용하여 그리고 포토레지스트(35)를 매스크로 사용하여 제3 실리콘 옥사이드막(38)이 식각된다. 또한, 클로린-타입 식각용 가스를 사용하여 그리고 포토레지스트(35)를 매스크로 사용하여 TiN막(34)이 식각된다. 그러나, TiN막(34)이 직접적으로 식각되지 않기 때문에 이 건식 식각에 의해 침전물이 발생되지 않는다.
이 후의 제조 단계들은 제3 실시예에서와 같다. 구체적으로, 도 7d에 도시된 바와 같이, TiN막(36)과 그에 이어 구리막(37)이 전체 표면 상에 피착된다.
도 7e에 도시된 바와 같이, 제2 실리콘 옥사이드막(33) 상의 구리막(37), TiN막(36) 및 TiN막(34)이 CMP에 의해 제거되고 이에 의해 채널(32a) 내에 형성된 구리막(37) 및 TiN막(36)만이 제거되지 않은채 남는다. 이에 따라 상감 배선이 완료된다.
그 다음으로, 본 발명의 제5 실시예가 설명될 것이다. 본 실시예에서는, 하나의 배선층이 단일 상감 방법에 의해 형성되고 그런 다음 다른 하나 또는 그 이상의 배선층들이 이중 상감 방법에 의해 형성된다. 도 8a 내지 도 8f는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들이다.
본 실시예에서는, 도 8a에 도시된 바와 같이, 제1 실리콘 옥사이드막(41), HSQ막(42), 제2 실리콘 옥사이드막(43), TiN막(46) 및 구리막(47)이 제3 실시예에서와 같은 방식으로 도시되지 않은 반도체 기판 상에 형성된다.
그 다음으로, 도 8b에 도시된 바와 같이, 실리콘 옥사이드막의 유전 상수보다 더 낮은 유전 상수를 갖고 두께가 예를 들어 1.2㎛인 층간 HSQ막(49)이 도포 및 어닐링에 의해 전체 표면 상에 형성된다. 두께가 예를 들어 0.05㎛인 제3 실리콘 옥사이드막(50)과 이에 이어 두께가 예를 들어 0.05㎛인 텅스텐막(51)이 층간 HSQ막(49) 상에 피착된다. 제1 포토레지스트(52)가 텅스텐막(51) 상에 도포되고 직경이 예를 들어 0.3㎛인 플러그 홀을 위한 패턴이 제1 포토레지스트(52)에 형성된다. 그 다음으로, 패턴된 제1 포토레지스트(52)를 매스크로 사용하여 텅스텐막(51)이 패턴된다. 그런 다음 제1 포토레지스트(52)가 O2플라즈마 프로세스 등에 의해 제거된다. 텅스텐막(51)을 매스크로 사용하여, 층간 HSQ막(49)이 0.7㎛ 깊이까지 식각될 정도로 제3 실리콘 옥사이드막(50) 및 층간 HSQ막(49)이 건식 식각되어, 플러그 홀(49a)이 형성된다.
도 8c에 도시된 바와 같이, 플러그 홀(49a) 및 그 주변 위에, 예를 들어, 0.6㎛의 폭으로 배선 패턴이 형성되어 있는 제2 포토레지스트(53)가 텅스텐막(51) 상에 형성된다.
그 다음으로, 도 8d에 도시된 바와 같이, 클로린을 함유한 식각용 가스를 사용하여 그리고 제2 포토레지스트(53)를 매스크로 사용하여 텅스텐막(51)이 패턴된다. 건식 식각을 사용하여 그리고 확장된 개구를 갖는 텅스텐막(51)을 매스크로서 사용하여 층간 HSQ막(49)이 0.5㎛ 깊이로 식각될 때까지 제3 실리콘 옥사이드막(50)과 층간 HSQ막(49)이 연달아 식각된다. 이 시점에서, 이미 형성되어 있는 플러그 홀(49a)이 더 깊어져서 구리막(47)까지 이른다. 그런 다음 제2 포토레지스트(53)가 O2플라즈마 프로세스 등에 의해 제거된다.
도 8e에 도시된 바와 같이, TiN막(54)이 경계 금속막으로서 전체 표면 상에 형성되고 금속 배선막이 될 구리막(55)이 TiN막(54) 상에 형성된다.
도 8f에 도시된 바와 같이, 제3 실리콘 옥사이드막(50) 상의 구리막(55), TiN막(54) 및 텅스텐막(51)이 CMP에 의해 제거되고, 이에 따라 이중 상감 배선 구조가 완성된다.
본 실시예에 있어서, 비록 하부 배선층이 구리 배선층이더라도, 이것은 알루미늄 배선층이 될 수도 있다. 이런 경우, 쉽고 정밀한 프로세싱이 달성되고 알루미늄막은 건식 식각에 의해 패턴될 수 있다. 알루미늄 배선층을 하부층으로서 형성한 후 층간 HSQ막이 도포되어 표면을 평탄화한다. 특히, 이것은 CMP 단계를 제거한다.
그 다음으로, 본 발명의 제6 실시예가 설명될 것이다. 도 9a 내지 도 9i는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 단면도들이다. 본 실시예에서는, 도 9a에 도시된 바와 같이, 제1 실리콘 옥사이드막(61), HSQ막(62), 제2 실리콘 옥사이드막(63), TiN막(66) 및 구리막(67)이 제3 실시예와 같은 방식대로 도시되지 않은 반도체 기판 상에 형성된다.
그 다음으로, 도 9b에 도시된 바와 같이, 실리콘 옥사이드막의 유전 상수보다 더 낮은 유전 상수를 갖는 HSQ막이 도포되고 어닐링되는데 이 단계들이 여러번 반복되어, 두께가 예를 들어 1.2㎛인 층간 HSQ막(69)이 전체 표면 상에 형성된다. 그런 다음 두께가 예를 들어 0.05㎛인 제3 실리콘 옥사이드막(70)이 층간 HSQ막(69) 상에 피착된다. 두께가 예를 들어 0.05㎛인 TiN막(71)이 제3 실리콘 옥사이드막(70) 상에 더 피착된다. 연속해서, 두께가 예를 들어 0.05㎛인 제4 실리콘 옥사이드막(76)이 TiN막(71) 상에 피착된다. 이 경우에, 제4 실리콘 옥사이드막(76)의 막 두께는 제3 실리콘 옥사이드막(70)과 층간 HSQ막(69)의 두께들을 합한 것과 같게 정해진다. 그 후, 제1 포토레지스트(77)가 제4 실리콘 옥사이드막(76)의 표면에 도포되고, 직경이 예를 들어 0.3㎛인 플러그 홀 패턴이 제1 포토레지스트(77)에 형성된다. 그런 다음, 패턴된 제1 포토레지스트(77)를 매스크로 사용하여 제4 실리콘 옥사이드막(76)이 0.7㎛의 깊이로 식각될 때까지 제4 실리콘 옥사이드막(76)이 패턴된다. 이에 따라 작은 개구(76a)가 형성된다. 그런 다음 제1 포토레지스트(77)가 O2플라즈마 프로세스 등에 의해 제거된다.
도 9c에 도시된 바와 같이, 개구(76a) 및 그 주변 위에 폭이 예를 들어 0.6㎛인 배선 패턴이 형성되어 있는 제2 포토레지스트(78)가 제4 실리콘 옥사이드막(76) 상에 형성된다.
그 다음으로, 도 9d에 도시된 바와 같이, 플루오린을 함유한 식각용 가스를 사용하여 그리고 제2 포토레지스트(78)를 매스크로 사용하여 제4 실리콘 옥사이드막(76)이 패턴된다. 이 시점에서, 이미 형성된 개구(76a)는 더 깊어져서 TiN막(71)까지 연장된다. 또한, 클로린을 포함한 가스를 사용하여 그리고 확대된 개구를 갖는 제4 실리콘 옥사이드막(76)을 매스크로서 사용하여 TiN막(71)이 건식 시각된다. 그런 다음 제2 포토레지스트(78)가 O2플라즈마 등에 의해 제거된다.
도 9e에 나타낸 바와 같이, 플루오린을 포함한 가스를 사용하여 그리고 매스크로서 패턴된 TiN막(71)을 사용하여, 층간 HSQ막(69)이 0.7㎛ 깊이로 식각될 때까지 제3 실리콘 옥사이드막(70) 및 층간 HSQ막(69)이 연속적으로 건식 식각된다.
도 9f에 도시된 바와 같이, 클로린을 포함한 가스를 사용하여 그리고 제4 실리콘 옥사이드막(76)을 매스크로 사용하여 식각함으로써 TiN막(71)이 패턴된다.
그런 다음, 도 9g에 나타낸 바와 같이, 플루오린을 포함한 사스를 사용하여 층간 HSQ막(69)이 0.5㎛ 깊이로 식각될 때까지 제3 실리콘 옥사이드막(70) 및 층간 HSQ막(69)이 식각된다. 이 시점에서, 제4 실리콘 옥사이드막(76)이 제거되고, 이와 동시에, 뒤집어진 볼록 모양을 갖는 채널이 HSQ막(69)을 통해 만들어지고, 그것에 의해 플러그 홀(69a)이 깊어진다.
그 다음으로, 도 9h에 도시된 바와 같이, TiN막(74)이 경계 금속막으로서 전체 표면 상에 형성되고 금속 배선막이 될 구리막(75)이 TiN막(74) 상에 형성된다.
도 9i에 도시된 바와 같이, 제3 실리콘 옥사이드막(70) 상의 구리막(75), TiN막(74) 및 TiN막(71)이 CMP에 의해 제거된다. 이중 상감 배선 구조가 완성된다.
상술한 실시예들은 모두 실리콘 옥사이드막의 유전 상수보다 낮은 유전 상수를 갖는 막으로서 HSQ막을 사용한다. 상기 막 이외에, Si-H 또는 Si-CH3를 말단 결합기로 갖는 다공성막, 유기 SOG막과 같은 유기막, 플루오로수지막(fluororesin film), 비정질 카본 플루오라이드막(amorphous carbon fluoride) 및 폴리이미드막(polyimid film) 등이 사용될 수 있다.
매스킹을 위한 금속막은 낮은 유전 상수를 갖는 막 상에 직접 형성될 수 있다.
배선층용 금속 물질 또는 매장용 금속 물질에는 제한이 없으며 본 발명의 어떠한 효과도 이 물질들에 의존하지 않는다. 구리막이 사용되는 경우, TiN막이 구리막의 기저층으로 피착되고, 스퍼터링, CVD, 또는 플레이팅에 의해 구리막이 입혀지고 그런 다음 미리 지정된 영역 내에 피착된 구리막 및 TiN막이 제거된다.
알루미늄막, Al-Cu 합금막 또는 Al-Si-Cu 합금막과 같은 알루미늄 타입의 막이 사용되는 경우에, 티타늄막이 바람직하게 경계막으로서 사용된다.
또한, 매스크로서 사용된 금속막의 예들은 WSi막, 텅스텐막, 티타늄막, TiN막 및 알루미늄막 등을 포함한다.
이 금속들을 제거하는 방법은 CMP에 한정되지 않고 에치백 방법(etchback method)이 사용될 수 있다.
본 발명에서, 비록 포토레지스트가 금속막 또는 제2 절연막을 패턴닝하는데 사용되고, 산소 플라즈마 프로세스가 수행되고, 그리고 포토레지스트를 제거하기 위해 레지스트 제거 용액이 가해진다고 하더라도, HSQ막이 산소 플라즈마 및 레지스트 제거 용액에 전혀 노출되지 않는다. 그리하여 HSQ막의 수분 흡수에 의해 유발된 유전 상수의 증가가 방지되고 배선층들 사이의 캐패시턴스가 효과적으로 감소될 수 있다. HSQ막의 변형도 방지된다. 또한, 콘택트 홀과 같은 개구 내에 보이드가 형성되지 않아서 정션 저항의 증가가 방지된다.

Claims (18)

  1. 다중층 배선을 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 실리콘 옥사이드막보다 더 낮은 유전 상수를 갖는 제1 절연막을 형성하는 단계와;
    상기 제1 절연막 상에 제2 절연막을 형성하는 단계 - 상기 제2 절연막은 산소 플라즈마 프로세스와 레지스트 제거 용액에 노출시에 수분 흡수도 및 변형도가 상기 실리콘 옥사이드막의 그것들보다 더 낮거나 같음- 와;
    상기 제2 절연막을 미리1 지정된 형태로 패턴닝하는 단계; 및
    상기 제2 절연막을 매스크로 사용하여 상기 제1 절연막에 개구를 형성하는 단계
    를 포함하는 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  2. 다중층 배선을 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 실리콘 옥사이드막보다 더 낮은 유전 상수를 갖는 절연막을 형성하는 단계와;
    상기 절연막 상에 금속막을 형성하는 단계와;
    상기 금속막을 미리 지정된 형태로 패턴닝하는 단계; 및
    상기 금속막을 매스크로 사용하여 상기 절연막에 개구를 형성하는 단계
    를 포함하는 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 개구를 형성하는 상기 단계 후 상기 개구에 도전막을 묻는 단계를 더 포함하는 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  4. 제2 항에 있어서,
    상기 개구를 형성하는 상기 단계 후 상기 개구에 도전막을 묻는 단계를 더 포함하는 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 절연막은 하이드로겐 실세스퀴옥산, 유기 스핀-온 글래스, 플루오로수지, 비정질 카본 플루오라이드 및 폴리이미드를 포함하는 군으로부터 선택된 절연 물질로 형성된 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 절연막은 말단 결합기로서 Si-H 또는 Si-CH3를 갖는 다공성막으로 형성된 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  7. 제2 항에 있어서,
    상기 절연막은 하이드로겐 실세스퀴옥산, 유기 스핀-온 글래스, 플루오로수지, 비정질 카본 플루오라이드 및 폴리이미드를 포함하는 군으로부터 선택된 절연 물질로 형성된 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  8. 제2 항에 있어서,
    상기 절연막은 말단 결합기로서 Si-H 또는 Si-CH3를 갖는 다공성막으로 형성된 것을 특징으로 다중층 배선을 갖는 반도체 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 제2 절연막은 플라즈마 실리콘 나이트라이드, 플라즈마 실리콘 산화물 및 플라즈마 실리콘 옥시나이트라이드를 포함하는 군으로부터 선택된 절연 물질로 형성된 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  10. 제2 항에 있어서,
    상기 금속막은 텅스텐 실리사이드, 텅스텐, 티타늄, 티타늄 나이트라이드 및 알루미늄을 포함하는 군으로부터 선택된 금속으로 형성된 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  11. 제2 항에 있어서,
    상기 절연막을 형성하는 상기 단계와 상기 금속막을 형성하는 상기 단계 사이에 상기 절연막 상에 실리콘 옥사이드막을 형성하는 단계; 및
    상기 금속막을 패턴닝하는 상기 단계와 상기 절연막에 상기 개구를 형성하는 상기 단계 사이에 상기 금속막을 매스크로 사용하여 상기 실리콘 옥사이드막을 패턴닝하는 단계를 더 포함하는 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  12. 제3 항에 있어서,
    상기 도전막을 묻는 상기 단계는,
    상기 개구의 측벽 및 밑 바닥 상에 경계 금속막을 형성하는 단계; 및
    상기 경계 금속막 상에 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  13. 제4 항에 있어서,
    상기 도전막을 묻는 상기 단계는,
    상기 개구의 측벽 및 밑바닥 상에 경계 금속막을 형성하는 단계; 및
    상기 경계 금속막 상에 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  14. 제12 항에 있어서,
    상기 경계 금속막은 TiN막인 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 경계 금속막은 TiN막인 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  16. 제12 항에 있어서,
    상기 금속 배선막은 구리, 알루미늄 및 알루미늄 합금을 포함하는 군으로부터 선택된 금속으로 형성된 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 금속 배선막은 구리, 알루미늄 및 알루미늄 합금을 포함하는 군으로부터 선택된 금속으로 형성된 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
  18. 제2 항에 있어서,
    상기 개구를 형성하는 상기 단계 후,
    전체 표면 상에 도전막을 형성하는 단계; 및
    상기 금속막 및 상기 도전막의 일부를 선택적으로 제거하여 상기 개구 내에만 상기 도전막을 남기는 단계를 더 포함하는 것을 특징으로 하는 다중층 배선을 갖는 반도체 장치의 제조 방법.
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