KR100634904B1 - 전자 디바이스 제조 방법 - Google Patents

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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

두 개의 유기물 함유 재료층을 포함하는 전자 디바이스의 제조 방법은, 기판(1)에 제 1 유기물 함유 재료층(3)을 도포하는 단계와, 제 1 유기물 함유 재료층(3)을 제 1 무기물 재료층(4)으로 피복하는 단계와, 제 1 무기물 재료층(4)의 무기물 재료와는 상이한 무기물 재료로 이루어지는 제 2 무기물 재료층(5)을 도포하는 단계와, 제 1 개구(openings)(7)를 갖는 제 1 레지스트 마스크층을 제공하는 단계와, 제 2 무기물 재료를 제 1 무기물 재료에 대해 선택적으로 에칭하는 에칭 프로세스를 이용하여 제 1 개구(7)의 위치에서 제 2 무기물 재료층(5)을 통해 에칭하는 단계와, 제 1 레지스트 마스크층을 제거하는 단계와, 제 1 개구(7)의 위치에서 제 1 무기물 재료층(4)을 통해 에칭하는 단계와, 제 2 유기물 함유 재료층(13)을 도포하는 단계와, 제 2 유기물 함유 재료층(13)을 제 3 무기물 재료층(14)으로 피복하는 단계와, 제 3 무기물 재료층(14)의 무기물 재료와는 상이한 무기물 재료로 이루어지는 제 4 무기물 재료층(15)을 도포하는 단계와, 제 2 개구(17)를 갖는 제 2 레지스트 마스크층을 제공하는 단계와, 제 4 무기물 재료를 제 3 무기물 재료에 대해 선택적으로 에칭하는 에칭 프로세스를 이용하여 제 2 개구(17)의 위치에서 제 4 무기물 재료층(15)을 통해 에칭하는 단계와, 제 2 레지스트 마스크층을 제거하는 단계와, 제 2 개구(17)의 위치에서 제 3 무기물 재료층(14)을 통해 에칭하는 단계와, 제 2 개구(17) 위치에서 제 2 유기물 함유 재료층(13)과, 제 1 개구(7) 위치에서 제 1 유기물 함유 재료층(3)을 동시에 에칭하는 단계를 포함한다.

Description

전자 디바이스 제조 방법{A METHOD OF MANUFACTURING AN ELECTRONIC DEVICE COMPRISING TWO LAYERS OF ORGANIC-CONTAINING MATERIAL}
본 발명은 두개의 유기물 함유 재료층을 포함하는 전자 디바이스 제조 방법에 관한 것으로, 상기 방법은,
·기판에 제 1 유기물 함유 재료층을 도포하는 단계와,
·제 1 유기물 함유 재료층을 제 1 무기물 재료층으로 피복하는 단계와,
·제 1 무기물 재료층의 무기물 재료와는 상이한 무기물 재료로 이루어지는 제 2 무기물 재료층을 도포하는 단계와,
·제 1 개구(openings)를 갖는 제 1 레지스트 마스크층을 제공하는 단계와,
·제 1 개구의 위치에서 제 2 무기물 재료층을 통한 에칭을 수행하는 단계와,
·제 1 개구의 위치에서 제 1 무기물 재료층을 통한 에칭을 수행하는 단계와,
·제 2 유기물 함유 재료층을 도포하는 단계와,
·제 2 유기물 함유 재료층을 제 3 무기물 재료층으로 피복하는 단계와,
·제 3 무기물 재료층의 무기물 재료와는 상이한 무기물 재료로 이루어지는 제 4 무기물 재료층을 도포하는 단계와,
·제 2 개구를 갖는 제 2 레지스트 마스크층을 제공하는 단계와,
·제 2 개구의 위치에서 제 4 무기물 재료층을 통한 에칭을 수행하는 단계와,
·제 2 개구의 위치에서 제 3 무기물 재료층을 통한 에칭을 수행하는 단계와,
·제 2 개구의 위치에서 제 2 유기물 함유 재료층을 통한 에칭을 수행하는 단계
를 포함한다.
이러한 방법은 EP-A-0 680 085에서 공지되어 있다. 공지된 방법의 일실시예에서, 반도체 디바이스 내의 3개의 금속 레벨 위에 있는 도전체들 사이에 전기적 접속이 이루어지는데, 이 접속은 각각 두 개의 인접하는 금속 레벨을 분리시키는 두 개의 유기물 함유 유전 재료층을 통해 이루어진다. 제 1 도전층을 절연층 위에 증착하고, 그 후 패터닝함으로써, 제 1 금속 레벨 위에 도전체들을 형성한다. 다음에, 절연층의 노출된 표면과, 제 1 금속 레벨 위의 도전체들 위에 무기질 기판 인캡슐레이션층(inorganic substrate encapsulation layer)을 컨포멀 증착(conformal deposition)한다. 후속해서, 제 1 유기물 함유 유전 재료층, 예를 들면, 파릴렌(parylene) 등을 제 1 금속 레벨 위에 있는 도전체들 위와, 도전체들 사이에 증착시킨다. 제 1 유기물 함유 유전 재료층은 예를 들면, 실리콘 산화물 등과 같은 무기물 캡 층(cap layer)을 구비하는데, 이 무기물 캡 층은 예를 들면, 실리콘 질화물층 등과 같은 무기물 하드 마스크층으로 피복된다. 개구를 갖는 레지스트 마스크층을 제공한 후, 개구의 위치에서 무기물 하드 마스크층, 무기물 캡 층 및 제 1 유기물 함유 유전 재료층을 통해 에칭하여 비아를 형성한다. 다음으로, 무기물 기판 인캡슐레이션층, 제 1 유기물 함유 유전 재료층, 무기물 캡 층 및 무기물 하드 마스크층의 노출된 표면을 피복하도록 무기물 비아 패시베이션층(inorganic via passivation layer)을 도포한다. 제 1 금속 레벨 위의 하부 도전체들을 접촉시키기 위해, 이방성 에칭을 이용하여 비아의 바닥에서 무기물 비아 패시베이션층을 제거한다. 이 단계 동안에, 무기물 하드 마스크층의 상부에서 무기물 비아 패시베이션층도 제거된다. 이방성 에칭 동안에, 무기물 캡 층이 에칭되는 것을 방지하기 위해 무기물 하드 마스크층을 도포한다. 다음에, 비아의 바닥에서 제 1 금속 레벨 위의 도전체와 전기적 접속을 형성하도록 비아를 충진하기 위해 제 2 도전층을 도포한다. 후속하여, 비아 위에 오버레이되는 제 2 도전층의 부분을 패터닝함으로써, 제 2 금속 레벨 위에 도전체를 형성한다. 다른 무기질 기판 인캡슐레이션층의 컨포멀 증착 및 제 2 유기물 함유 유전 재료층의 도포에서부터 시작하여, 상술된 처리 단계들의 시퀀스를 1회 반복함으로써, 제 1 금속 레벨 위의 도전체와, 제 2 금속 레벨 위의 도전체와, 제 3 금속 레벨 위의 도전체들 사이의 전기적 접속을 최종적으로 완성하면, 도전 재료로 충진된 비아들에 의해 제 1 및 제 2 유기물 함유 유전 재료층을 통한 접속이 이루어진다.
이러한 공지된 방법의 단점은 비아의 치수를 제어하기가 어렵다는 것이다.
본 발명의 목적은 두 개의 유기물 함유 재료층을 포함하는 전자 디바이스를 제조하고, 유기물 함유 재료층들 내에 잘 정의된 치수를 갖는 구조물을 형성할 수 있는 방법을 제공하는 것이다.
이러한 목적을 위해, 본 발명에 따르면, 도입 단락에 언급된 방법은,
·제 2 무기물 재료층은, 제 1 무기물 재료층에 대해 제 2 무기물 재료층을 선택적으로 에칭하는 에칭 프로세스에 의해 에칭되고,
·제 1 레지스트 마스크층은 제 2 무기물 재료층을 통한 에칭 단계와 제 1 무기물 재료층을 통한 에칭 단계 사이에 제거되고,
·제 4 무기물 재료층은, 제 3 무기물 재료층에 대해 제 4 무기물 재료층을 선택적으로 에칭하는 에칭 프로세스에 의해 에칭되며,
·제 2 레지스트 마스크층은 제 4 무기물 재료층을 통한 에칭 단계와 제 3 무기물 재료층을 통한 에칭 단계 사이에 제거되고,
·제 2 개구 위치에서의 제 2 유기물 함유 재료층을 통한 에칭 단계와 제 1 개구 위치에서의 제 1 유기물 함유 재료층을 통한 에칭 단계를 동시에 실시하는
것을 특징으로 한다.
레지스트는 주로 유기물 재료를 함유하며, 레지스트를 제거하기 위한 에칭 프로세스를 수행하면 유기물 함유 재료도 제거된다는 것이 확인되었다. 공지된 방법에 대해 상술된 실시예에서 언급된 처리 단계의 두 개의 시퀀스 각각에서, 레지스트 마스크층은 비아의 위치를 규정하기 위해 도포된다. 레지스트 마스크층의 제거 동안에, 비아가 최종적으로 전사되는 유기물 함유 재료층이 노출된다. 따라서, 레지스트와 유기물 함유 재료가 동시에 에칭된다. 이러한 에칭 프로세스 동안, 레지스트를 에칭하는 작업으로부터, 레지스트가 완전히 제거되었을 경우에 레지스트를 에칭하지 않는 작업으로의 전이가 발생한다. 이러한 전이는 에칭 조건의 상당한 변화를 야기하여, 에칭 프로세스의 중요한 치수 제어에 악영향을 미친다. 처리 단계의 두 개의 시퀀스를 또한 포함하는 본 발명에 따른 방법은, 제 2 유기물 함유 재료층이 에칭될 때까지 제 1 유기물 함유 재료층의 에칭을 지연시킨다. 처리 단계들의 각 시퀀스에서, 유기물 함유 재료층이 도포된 후, 이 층에 하부 무기물 재료층이 제공되며, 이 하부 무기물 재료층은 상부 무기물 재료층과 레지스트 마스크층으로 피복된다. 본 발명에 따른 방법을 이용함으로써, 레지스트 마스크층의 제거 중에도 유기물 함유 재료층이 노출되지 않는다. 상부 무기물 재료층은 하부 무기물 재료층에 대해 상부 무기물 재료층을 선택적으로 에칭하는 에칭 프로세스에 의해 에칭되므로, 하부 무기물 재료층은 상부 무기물 재료층에 대한 에칭 프로세스의 타이밍을 중대하게 고려하지 않으면서도 적소에 유지될 수 있다. 결과적으로, 레지스트 마스크층은 유기물 함유 재료층에 영향을 주지 않고 제거된다. 레지스트 마스크층의 제거 후에, 하부 무기물 재료층은 상부 무기물 재료층을 마스크로 이용하여 에칭된다. 최종적으로, 처리 단계들의 두개의 시퀀스를 수행한 후에, 제 2 및 제 1 유기물 함유 재료층은 하나의 단계에서 에칭된다. 이러한 최종 에칭 단계 동안에, 레지스트 에칭으로부터 레지스트 비에칭으로의 전이가 발생되지 않는다. 그러므로, 공지된 방법과 비교하면, 본 발명에 따른 방법은 제 1 및 제 2 유기물 함유 재료층 내에 더 잘 정의된 치수로 구조물을 에칭한다.
본 발명에 따른 방법의 일실시예는, 제 1 및 제 2 레지스트 마스크층을 등방성 에칭으로 제거한다는 것을 특징으로 한다. 본 발명에 따른 방법에 의하면, 유기물 함유 재료층은 레지스트 마스크층의 제거 동안에 하부 무기물 재료층으로 완전히 피복된다. 결과적으로, 레지스트 마스크층은 유기물 함유 재료층을 전혀 에칭하지 않고 등방성 에칭, 예를 들면, 산소 플라즈마 등에 의해 제거될 수 있다. 레지스트는 등방성 에칭에 의해 매우 용이하게 제거되므로, 본 발명에 따른 방법에 대한 이 실시예의 수율은 매우 높아질 수 있다.
본 발명에 따른 방법의 일실시예는, 낮은 유전상수를 갖는 유전 재료를 유기물 함유 재료로서 이용한다는 것을 특징으로 한다. 반도체 디바이스 내의 도전체들간의 용량성 커플링(capacitive coupling)을 감소시키기 위해, 낮은 유전 상수를 갖는 유전 재료를 이용하는 것이 유리하다.
본 발명에 따른 방법의 일실시예는, 제 4 무기물 재료층에 대해 제 3 무기물 재료층을 선택적으로 에칭하는 에칭 프로세스에 의해 제 3 무기물 재료층을 에칭한다는 것을 특징으로 한다. 이 경우에, 제 4 무기물 재료층은 제 3 무기물 재료층에 비해 비교적 얇게 제조될 수 있다. 하부의 제 3 무기물 재료층을 통한 에칭 동안에 비교적 얇은 제 4 무기물 재료층을 마스크로서 적용함으로써 이러한 에칭 프로세스에서 치수 제어를 개선할 수 있다. 또한, 제 4 무기물 재료층을 증착시키는데 요구되는 처리 시간과, 그 이후에 이 층을 제거하는데 소요되는 시간이 감소된다.
본 발명에 따른 방법의 일실시예는, 제 2 무기물 재료층에 대해 제 1 무기물 재료층을 선택적으로 에칭하는 에칭 프로세스에 의해 제 1 무기물 재료층을 에칭하는 것을 특징으로 한다. 이 경우에, 제 2 무기물 재료층은 제 1 무기물 재료층에 비해 비교적 얇게 제조될 수 있다. 하부의 제 1 무기물 재료층을 통한 에칭 동안에 비교적 얇은 제 2 무기물 재료층을 마스크로서 적용함으로써, 이러한 에칭 프로세스에서 치수 제어를 개선할 수 있다. 또한, 낮은 유전 상수를 갖는 제 1 및 제 2 유기물 함유 재료층 사이에 존재하는 비교적 얇은 제 2 무기물 재료층은 전체 유전 상수를 크게 증가시키지 않고, 그에 따라, 반도체 디바이스 내의 도전체들간의 용량성 커플링이 감소된다. 또한, 제 2 무기물 재료층을 증착시키는 데 요구되는 처리 시간과, 그 이후에 이 층을 제거하는 데 소요되는 처리 시간이 감소된다.
본 발명에 따른 방법의 일실시예는, 제 2 유기물 함유 재료층을 도포하기 전에 제 2 무기물 재료층을 제거하는 것을 특징으로 한다. 전체 유전 상수 및 그에 따른 반도체 디바이스 내의 도전체들 사이의 용량성 커플링을 감소시키기 위해, 낮은 유전 상수를 갖는 제 2 유기물 함유 재료층을 도포하기 전에 제 2 무기물 재료층을 제거하는 것이 유리하다.
본 발명에 따른 방법의 일실시예는, 제 1 무기물 재료층을 제 1 및 제 2 유기물 함유 재료층보다 실질적으로 더 얇게 도포하는 것을 특징으로 한다. 이러한 방식으로, 전체 유전 상수에 대한 제 1 무기물 재료층의 기여도 및 그에 따른, 반도체 디바이스 내의 도전체들 사이의 용량성 커플링에 대한 제 1 무기물 재료층의 기여도를 가능한 한 작게 유지할 수 있다.
본 발명에 따른 방법의 일실시예는, 제 2 및 제 1 유기물 함유 재료층을 통한 에칭 이전에 제 4 무기물 재료층을 제거하는 것을 특징으로 한다. 제 1 및 제 2 유기물 함유 재료층에 소정의 구조물을 형성하기 전에 제 4 무기물 재료층을 제거하는 경우에, 이러한 무기물 재료층의 제거 동안에 구조물의 바닥은 여전히 유기물 함유 재료로 피복되어 있게 된다. 이러한 방식으로, 무기물 재료층의 제거 동안에 구조물의 바닥이 오염되는 것이 방지되며, 따라서, 구조물의 바닥에서 상당히 낮은 접촉 저항이 되게 할 수 있다.
본 발명에 따른 방법의 일실시예는, 제 1 및 제 2 유기물 함유 재료층을 통한 에칭 동안에 구조물들을 형성하고, 각각의 상기 구조물들은 제 1 유기물 함유 재료층 내에 있는 제 1 하부 구조물(sub-structure)과 제 2 유기물 함유 재료층 내에 있는 제 2 하부 구조물을 포함하는데, 제 1 하부 구조물은 비아(via)이고, 제 2 하부 구조물은 비아 또는 트렌치(trench)이며, 제 1 및 제 2 하부 구조물은 동시에 도전 재료로 충진되고, 도전 재료는 또한 제 2 하부 구조물 위에도 오버레이(overlay)되며, 제 2 하부 구조물 위에 오버레이된 도전 재료는 제거되는 것을 특징으로 한다. 본 실시예는, 도전체 또는 도전체 상부의 다른 플러그(plug)와 결합되는 플러그를 각각 포함하는 도전 구조물들을 고밀도로 형성할 수 있는 장점을 갖는다. 제 1 하부 구조물이 플러그이고 제 2 하부 구조물이 도전체인 경우, 이 방법은 "이중-대머신 프로세스(dual-damascene process)"로서 알려져 있다. 두 개의 중첩형 플러그를 제조하는데 적용된 방법은 "이중-대머신 프로세스"의 수정 형태로서 생각될 수 있다.
본 발명에 따른 방법의 일실시예는, 제 2 하부 구조물 위에 오버레이된 도전 재료의 제거 후에, 제 3 무기물 재료층 또는 제 4 및 제 3 무기물 재료층 중 어느 하나를 제거하는 것을 특징으로 한다. 구조물 내부의 도전 재료와 구조물의 바닥 사이의 접촉은 제 3 무기물 재료층 또는 제 4 및 제 3 무기물 재료층을 제거하기 전에 이루어지므로, 상술된 층 또는 무기물 재료층들을 제거하는 동안에 구조물의 바닥이 오염되는 것을 방지할 수 있다.
본 발명에 따른 방법의 일실시예는, 제 2 하부 구조물과, 제 3 무기물 재료층 또는 제 3 및 제 4 무기물 재료층 위에 오버레이되는 도전 재료를 화학-기계적 연마에 의해 제거하는 것을 특징으로 한다. 이 경우에, 제 2 하부 구조물과, 앞서 언급된 무기물 층(또는 무기물 층들) 위에 오버레이되는 도전 재료를 제거하는데 단 하나의 처리 단계만이 요구된다. 더욱이, 화학-기계적 연마 동안에 유기물 함유 재료는 도전 재료 및 무기물 재료보다 훨씬 더 낮은 속도로 제거된다는 것이 확인되었다. 따라서, 제 2 유기물 함유 재료층은 화학-기계적 연마 작업 중에 차단층(stop layer)의 역할을 할 수 있다.
본 발명에 따른 방법의 일실시예는, 제 1 및 제 3 무기물 재료층을 동일한 재료로 형성하고, 제 2 및 제 4 무기물 재료층을 동일한 재료로 형성한다는 것을 특징으로 한다. 이렇게 함으로써, 전자 디바이스를 제조하기 위해서 요구되는 서로 다른 처리 단계들의 전체 개수가 감소된다.
본 발명에 따른 방법은 또한 전계 발광 특성을 갖는 유기물 함유 재료(예를 들면, poly-(2-methoxy-5-(3,7-dimetyloctyloxy)-1,4-chloromethylbenzene) 등)를 패터닝하기에 매우 적합하다.
상술된 본 발명의 특징과 다른 특징들은 이하에 기술되는 실시예들을 참조함으로써 명백하고 명확해질 것이다.
도 1 내지 13은 본 발명에 따른 방법을 이용하여, 두 개의 유기물 함유 재료층을 포함하는 전자 디바이스에 대한 제 1 실시예의 제조에 있어서 다수의 중간 단계들을 개략적으로 도시하는 단면도,
도 14 및 15는 본 발명에 따른 방법을 이용하여, 두 개의 유기물 함유 재료층을 포함하는 전자 디바이스에 대한 제 2 실시예의 제조에 있어서 두 개의 중간 단계를 개략적으로 도시하는 단면도,
도 16 내지 21은 본 발명에 따른 방법을 이용하여, 두 개의 유기물 함유 재료층을 포함하는 전자 디바이스에 대한 제 3 실시예의 제조에 있어서 다수의 중간 단계들을 개략적으로 도시하는 단면도,
도 22 및 23은 본 발명에 따른 방법을 이용하여, 두 개의 유기물 함유 재료층을 포함하는 전자 디바이스에 대한 제 4 실시예의 제조에 있어서 두 개의 중간 단계를 개략적으로 도시하는 단면도이다.
도 1 내지 13은 본 발명에 따른 방법을 이용하여, 두 개의 유기물 함유 재료층을 포함하는 전자 디바이스에 대한 제 1 실시예의 제조에 있어서 다수의 중간 단계들에서의 개략적인 단면도를 나타낸다.
도 1을 참조하면, 실리콘 산화물로 피복된 실리콘 기판(1)에 스핀-코팅(spin-coating)에 의해 제 1 유기물 함유 재료층(3)을 마련한다. 본 실시예에서, 유기물 함유 재료는 미국 미시간주 미드랜드에 소재하는 다우 케미컬 사에 의해 시판되는 "SILKⓒ"라는 상표명의 낮은 유전 상수를 갖는 재료이다. 도전체(2, 12)의 패턴은 기판(1) 상에 제공될 수 있으며, 이들 도전체(2, 12)는 기판(1)에 형성된 반도체 디바이스에 접속될 수 있다. SILK로 이루어진 제 1 유기물 함유 재료층(3)은 제 1 무기물 재료층(4)으로 피복되는데, 본 실시예에서 이 무기물 재료는 실리콘 산화물로서, 저온(즉, 섭씨 450도 미만)에서 PE-CVD 또는 PVD에 의해 도포된다. 선택적으로, SILK로 이루어진 제 1 유기물 함유 재료층(3)에는 실리콘 산화물로 된 제 1 무기물 재료층(4)을 도포하기 전에 접착층(도시하지 않음)이 제공된다. 다음으로, 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)은 제 2 무기물 재료층(5)으로 피복되는데, 본 실시예에서 이 제 2 무기물 재료는 실리콘 질화물로서, 저온(즉, 섭씨 450도 미만)에서 PE-CVD 또는 PVD에 의해 도포된다. 제 1 무기물 재료층(4)과 제 2 무기물 재료층(5)의 재료는 서로에 대해 선택적으로 에칭될 수 있게 하기 위해서 서로 다르게 한다. 마지막으로, 알려진 기법을 이용하여 제 1 개구(7)를 갖는 제 1 레지스트 마스크층(6)을 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)에 도포한다.
도 2에 도시된 상태는 제 1 개구(7)의 위치에서 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)을 통한 에칭 후에 획득되는데, 이 에칭 프로세스는 실리콘 산화물에 대해 실리콘 질화물을 선택적으로 에칭하는 에칭 프로세스로서, 예를 들면, CH3F 가스를 이용하는 이방성 에칭이다. 결과적으로, 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)은 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)이 차단층으로 작용하는 동안에는 국부적으로 제거될 수 있으므로, 에칭 프로세스의 타이밍은 더 이상 중요하지 않다. 이렇게 함으로써, 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)을 비교적 얇게 도포할 수 있다. 바람직하게는, 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)을 SILK로 이루어진 제 1 유기물 함유 재료층(3)과, 그 이후에 도포될 SILK로 이루어진 제 2 유기물 함유 재료층(13)보다 사실상 얇게 도포할 수 있다. 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)의 두께는 10㎚ 내지 50㎚의 범위 내인 것이 바람직하며, SILK로 이루어진 제 1 및 제 2 유기물 함유 재료층(3, 13)의 총 두께는 대략 0.5㎛ 내지 2㎛의 범위 내인 것이 바람직하다.
도 3을 참조하면, 제 1 레지스트 마스크층(6)은 실리콘 질화물과 실리콘 산화물에 대해 레지스트를 선택적으로 에칭하는 에칭 프로세스, 예를 들면, 산소 기재의 화학 물질을 이용한 등방성 에칭에 의해 제거된다. 결과적으로, 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)과 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)이 거의 영향을 받지 않기 때문에, 제 1 레지스트 마스크층(6)은 그 타이밍을 중요하게 하지 않으면서 제거될 수 있다.
도 4에 도시된 상태는 제 1 개구(7)의 위치에서 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)을 통한 에칭 후에 획득된 것으로, 이 에칭 프로세스는 실리콘 질화물에 대해 실리콘 산화물을 선택적으로 에칭하는 에칭 프로세스, 예를 들면, CO/C4F8 가스 혼합물을 이용한 이방성 에칭이다. 결과적으로, 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)은 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)이 마스크로서 작용하는 동안에 국부적으로 제거될 수 있다. 이 경우에, 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)은 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)에 비해 비교적 얇게 형성될 수 있다. 그러나, 제 2 무기물 재료층(5)은 제 1 무기물 재료층(4)을 통한 에칭을 견디기에 충분한 크기의 두께로 도포될 수 있기 때문에, 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)을 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)에 대해 선택적으로 에칭할 필요는 없다는 것을 유의해야 한다.
도 5를 참조하면, 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)은 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)에 대해 제 2 무기물 재료층(5)을 선택적으로 에칭하는 프로세스, 예를 들면, 인산을 이용한 에칭을 통해 제거된다. 결과적으로, 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)이 차단층으로서 작용하기 때문에, 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)은 그 타이밍을 결정적으로 하지 않으면서 제거될 수 있다.
도 6에 도시된 바와 같이, 제 2 유기물 함유 재료층(13)(본 실시예의 경우에, SILK임)은 실리콘 산화물로 이루어진 제 1 무기물 재료층(4)과 SILK로 이루어진 제 1 유기물 함유 재료층(3)의 노출된 표면에 도포된다. 그 다음에, SILK로 이루어진 제 2 유기물 함유 재료층(13)에는 제 3 무기물 재료층(14)(본 실시예의 경우에는 실리콘 산화물임)이 제공되며, 이 제 3 무기물 재료층(14)은 다시 제 4 무기물 재료층(15)(본 실시예의 경우에는 실리콘 질화물임)으로 피복된다. 선택적으로, SILK로 이루어진 제 2 유기물 함유 재료층(13)에 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)을 도포하기 전에, 접착층(도시하지 않음)이 제공된다. 제 3 무기물 재료층(14)과 제 4 무기물 재료층(15)의 재료로는, 서로에 대해 선택적으로 에칭될 수 있게 하기 위해서 서로 다른 재료를 이용한다. SILK로 이루어진 제 2 유기물 함유 재료층(13)과, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)과, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)을 증착시키는데 사용되는 방법은, 도 1을 참조해 언급된 내용과 동일하다. 마지막으로, 알려진 기법을 이용하여 제 2 개구(17)를 갖는 제 2 레지스트 마스크층(16)을 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)에 도포한다.
도 7에 도시된 상태는 제 2 개구(17)의 위치에서 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)을 통한 에칭 후에 획득되는데, 이 에칭 프로세스는 실리콘 질화물을 실리콘 산화물에 대해 선택적으로 에칭하는 에칭 프로세스, 예를 들면, CH3F 가스를 이용한 이방성 에칭이다. 결과적으로, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)은 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)이 차단층으로서 작용하는 동안에 국부적으로 제거될 수 있으므로, 에칭 프로세스의 타이밍은 더 이상 결정적이지 않다. 이렇게 함으로써, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)을 비교적 얇게 도포할 수 있다.
도 8을 참조하면, 제 2 레지스트 마스크층(16)은 실리콘 질화물 및 실리콘 산화물에 대해 레지스트를 선택적으로 에칭하는 에칭 프로세스, 예컨대, 산소 기반 화학 물질을 이용하는 등방성 에칭에 의해 제거된다. 결과적으로, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)과 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)이 거의 영향을 받지 않기 때문에, 제 2 레지스트 마스크층(16)은 그 타이밍을 결정적으로 하지 않으면서 제거될 수 있다.
도 9에 도시된 상태는 제 2 개구(17)의 위치에서 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)을 통한 에칭 후에 획득되는데, 이 에칭 프로세스는 실리콘 산화물을 실리콘 질화물에 대해 선택적으로 에칭하는 에칭 프로세스, 예를 들면, CO/C4F8 가스 혼합물을 이용한 이방성 에칭이다. 결과적으로, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)은 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)이 마스크로서 작용하는 동안에 국부적으로 제거될 수 있다. 이 경우에, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)을 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)에 비해 비교적 얇게 제조할 수 있다. 그러나, 제 4 무기물 재료층(15)은 제 3 무기물 재료층(14)을 통한 에칭을 견딜 수 있을 정도의 충분히 큰 두께로 도포될 수 있으므로, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)을 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)에 대해 반드시 선택적으로 제거할 필요는 없다는 것을 유의해야 한다.
도 10을 참조하면, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)은 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)에 대해 제 4 무기물 재료층(15)을 선택적으로 제거하는 프로세스, 예를 들면, 인산을 이용한 에칭을 이용하여 제거된다. 결과적으로, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)이 차단층으로서 작용하기 때문에, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)은 그 타이밍을 결정적으로 하지 않으면서 제거될 수 있다.
도 11에 도시된 상태는 제 2 개구(17) 위치에서 SILK로 이루어진 제 2 유기물 함유 재료층(13)과, 제 1 개구(7) 위치에서 SILK로 이루어진 제 1 유기물 함유 재료층(3)을 동시에 에칭한 후에 획득되는데, 이 에칭 프로세스는 SILK를 실리콘 산화물에 대해 선택적으로 에칭하는 에칭 프로세스, 예를 들면, HBr/O2 에칭이다. 이렇게 함으로써, SILK로 이루어진 제 1 유기물 함유 재료층(3) 내의 제 1 하부 구조물(8)과, SILK로 이루어진 제 2 유기물 함유 재료층(13) 내의 제 2 하부 구조물(18)을 포함하는 구조물이 형성되는데, 제 1 하부 구조물(8)은 비아이고, 제 2 하부 구조물(18)은 비아 또는 트렌치이다.
도 12를 참조하면, 제 1 및 제 2 하부 구조물(8, 18)은 예를 들면, 알루미늄 또는 구리 등과 같은 도전 재료(9)로 충진되며, 이 도전 재료(9)는 제 2 하부 구조물(18)과 실리콘 산화물로 이루어진 제 3 무기물 재료층(14) 위에도 오버레이되어 있다. 도전 재료(9)는 전기 도금, PVD 또는 CVD에 의해 증착된다.
도 13에 도시된 상태는 SILK로 이루어진 제 2 유기물 함유 재료층(13)이 노출될 때까지, 오버레이된 도전 재료(9)와 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)을 제거함으로써 획득된 것이다. 이러한 제거 작업은, 예를 들면, 미국 엘도라도 힐 로버트 제이 매튜스 파크웨이 5080에 소재한 캐봇(Cabot) 사에 의해 시판되는 SS-EP-A-5600 등과 같은 슬러리(slurry)를 이용하는 화학-기계적 연마에 의해 수행될 수 있다. 이렇게 함으로써, 도전체 또는 그 상부의 다른 플러그와 결합된 소정의 플러그를 포함하는 도전성 구조물이 형성된다. 제 1 하부 구조물이 플러그이고 제 2 하부 구조물이 도전체인 경우, 이 방법은 "이중-대머신 프로세스"로 알려져 있다. 두 개의 중첩된 플러그를 형성하는데 적용될 수 있는 방법은 "이중-대머신 프로세스"의 수정 형태로 생각될 수 있다. "대머신 프로세스"를 적용하면 통상적으로 고밀도의 도전 구조물을 얻을 수 있다.
도 14 및 15는 본 발명에 따른 제조 방법을 이용하여, 두 개의 유기물 함유 재료층을 포함하는 전자 디바이스에 대한 제 2 실시예의 제조에 있어서 두 개의 중간 단계의 개략적인 단면도를 도시한 것이다. 이러한 제 2 실시예에서, 제 1 하부 구조물(8)과 제 2 하부 구조물(18)이 도전 재료(9)로 충진되어 이 도전 재료(9)가 제 2 하부 구조물(18)과 실리콘 질화물로 이루어진 제 4 무기물 재료층(15) 위에도 오버레이되기 전까지는, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)을 제거하지 않는다.
도 9의 상태로부터 시작하여, 도 14에 도시된 상태는 제 2 개구(17) 위치에서 SILK로 이루어진 제 2 유기물 함유 재료층(13)과, 제 1 개구(7) 위치에서 SILK로 이루어진 제 1 유기물 함유 재료층(3)을 동시에 에칭한 후에 획득되는데, 이 에칭 프로세스는 SILK를 실리콘 질화물에 대해 선택적으로 에칭하는 에칭 프로세스, 예를 들면, HBr/O2 또는 SO2/O2 에칭이다.
도 15를 참조하면, 전기 도금, PVD 또는 CVD을 이용하여 제 1 및 제 2 하부 구조물(8, 18)을 도전 재료(9), 예를 들면, 알루미늄 또는 구리 등으로 충진하고, 또한 이 도전 재료(9)가 제 2 하부 구조물(18)과 실리콘 질화물로 된 제 4 무기물 재료층(15) 위에도 오버레이되게 한다. 다음으로, SILK로 이루어진 제 2 유기물 함유 재료층(13)이 노출될 때까지, 오버레이된 도전 재료(9)와, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)과, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)을 제거한다. 이 제거 작업은, 예를 들면, 결과적인 상태가 도시된 도 13을 참조하여 설명된, SS-EP-A-5600 등과 같은 슬러리를 이용하는 화학-기계적 연마에 의해 수행될 수 있다.
도 16 내지 21은 본 발명에 따른 방법을 이용하여, 두 개의 유기물 함유 재료층을 포함하는 전자 디바이스의 제 3 실시예의 제조에 있어서 다수의 중간 단계들의 개략적인 단면도를 도시한 것이다. 이 제 3 실시예에서, SILK로 이루어진 제 2 유기물 함유 재료층(13)을 도포하기 전에는 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)을 제거하지 않는다.
도 4에 도시된 상태로부터 시작하여, 도 16에 도시된 상태는 실리콘 질화물로 이루어진 제 2 무기물 재료층(4)과, SILK로 이루어진 제 1 유기물 함유 재료층(3)의 노출된 표면에 대해 SILK로 이루어진 제 2 유기물 함유 재료층(13)을 제 1로 도포한 후에 획득된 것이다. 다음으로, SILK로 이루어진 제 2 유기물 함유 재료층(13)에 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)을 제공하며, 이 제 3 무기물 재료층(14)을 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)으로 피복한다. 선택적으로, SILK로 이루어진 제 2 유기물 함유 재료층(13)에 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)을 도포하기 전에 접착층(도시하지 않음)을 제공한다. 제 3 무기물 재료층(14)과 제 4 무기물 재료층(15)의 재료로는, 서로에 대해 선택적으로 에칭될 수 있게 하기 위해서 서로 다른 재료를 사용한다. SILK로 이루어진 제 2 유기물 함유 재료층(13)과, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)과, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)을 증착시키는 데 사용된 방법은 도 1을 참조하여 언급된 것과 동일하다. 마지막으로, 알려진 기법을 이용하여 제 2 개구(17)를 갖는 제 2 레지스트 마스크층(16)을 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)에 도포한다.
도 17을 참조하면, 먼저 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)을 제 2 개구(17)의 위치에서 에칭으로 제거하는데, 이 에칭 프로세스는 실리콘 질화물을 실리콘 산화물에 대해 선택적으로 에칭하는 에칭 프로세스, 예를 들면, CH3F 가스를 이용한 이방성 에칭이다. 결과적으로, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)은 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)이 차단층으로서 작용하는 동안에 국부적으로 제거될 수 있으므로, 에칭 프로세스의 타이밍은 더 이상 결정적이지 않다. 이렇게 함으로써, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)을 비교적 얇게 도포할 수 있다. 다음에, 제 2 레지스트 마스크층(16)은, 실리콘 질화물과 실리콘 산화물에 대해 레지스트를 선택적으로 에칭하는 에칭 프로세스, 예를 들면, 산소 기재의 화학 물질을 이용하는 등방성 에칭에 의해 제거된다. 결과적으로, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)과 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)이 거의 영향을 받지 않기 때문에, 제 2 레지스트 마스크층(16)은 그 타이밍을 결정적으로 하지 않으면서 제거될 수 있다. 마지막으로, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)은 제 2 개구(17)의 위치에서 에칭으로 제거되는데, 이 에칭 프로세스는 실리콘 질화물에 대해 실리콘 산화물을 선택적으로 에칭하는 에칭 프로세스, 예를 들면, CO/C4F4 가스 혼합물을 이용한 이방성 에칭이다. 결과적으로, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)은 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)이 마스크로서 작용하는 동안에 국부적으로 제거될 수 있다. 이 경우에, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)은 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)에 비해 비교적 얇게 제조될 수 있다. 그러나, 제 4 무기물 재료층(15)은 제 3 무기물 재료층(14)을 통한 에칭을 견디기에 충분히 큰 두께로 도포될 수 있으므로, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)을 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)에 대해 반드시 선택적으로 에칭할 필요는 없다는 것을 유의해야 한다.
도 18을 참조하면, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)은 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)에 대해 제 4 무기물 재료층(15)을 선택적으로 제거하는 프로세스, 예컨대, 인산을 이용하는 에칭에 의해 제거된다. 결과적으로, 실리콘 산화물로 된 제 3 무기물 재료층(14)이 차단층으로서 작용하기 때문에, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)은 그 타이밍을 결정적으로 하지 않으면서 제거될 수 있다.
도 19에 도시된 상태는 제 2 개구(17) 위치에서 SILK로 이루어진 제 2 유기물 함유 재료층(13)과, 제 1 개구(7) 위치에서 SILK로 이루어진 제 1 유기물 함유 재료층(3)을 통과하여 동시에 에칭한 후에 획득되며, 이 에칭 프로세스는 SILK를 실리콘 산화물에 대해 선택적으로 에칭하는 에칭 프로세스, 예를 들면, HBr/O2 에칭이다.
도 20을 참조하면, 제 1 및 제 2 하부 구조물(8, 18)은 도전 재료(9)(예를 들면, 알루미늄 또는 구리 등)로 충진되고, 이 도전 재료(9)는 또한 제 2 하부 구조물(18)과 실리콘 산화물로 이루어진 제 3 무기물 재료층(14) 위에 오버레이된다. 도전 재료(9)는 전기 도금, PVD 또는 CVD를 이용하여 증착된다.
도 21에 도시된 상태는 SILK로 이루어진 제 2 유기물 함유 재료층(13)이 노출될 때까지, 오버레이된 도전 재료(9)와 실리콘 산화물로 된 제 3 무기물 재료층(14)을 예를 들면, SS-EP-A-5600 등과 같은 슬러리를 이용하는 화학-기계적 연마에 의해 제거한 후에 획득된 것이다.
도 22 및 도 23은 본 발명에 따른 방법을 이용하여, 두 개의 유기물 함유 재료층을 포함하는 전자 디바이스에 대한 제 4 실시예의 제조에 있어서 두 개의 중간 단계의 개략적인 단면도를 도시하는 것이다. 이러한 제 4 실시예에서, 실리콘 질화물로 이루어진 제 2 무기물 재료층(5)은 SILK로 이루어진 제 2 유기물 함유 재료층(13)을 도포하기 전에는 제거되지 않으며, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)은 제 1 및 제 2 하부 구조물(8, 18)을 도전 재료(9)로 충진하고 이 도전 재료(9)가 제 2 하부 구조물(18)과, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15) 위에 오버레이되기 전에는 제거되지 않는다.
도 17에 도시된 상태로부터 시작하여, 도 22에 도시된 상태는, 제 2 개구(17) 위치에서 SILK로 이루어진 제 2 유기물 함유 재료층(13)과, 제 1 개구(7) 위치에서 SILK로 이루어진 제 1 유기물 함유 재료층(3)을 동시에 에칭한 후에 획득되며, 이 에칭 프로세스는 SILK를 실리콘 질화물에 대해 선택적으로 에칭하는 에칭 프로세스, 예를 들면, HBr/O2 또는 SO2/O2 에칭이다.
도 23을 참조하면, 전기 도금, PVD 또는 CVD를 이용하여 제 1 및 제 2 하부 구조물(8, 18)을 도전 재료(9)(예를 들면, 알루미늄 또는 구리 등)로 충진하고, 이 도전 재료(9)를 제 2 하부 구조물(18)과 실리콘 질화물로 이루어진 제 4 무기물 재료층(15) 위에 오버레이한 것이다. 다음으로, 오버레이된 도전 재료(9)와, 실리콘 질화물로 이루어진 제 4 무기물 재료층(15)과, 실리콘 산화물로 이루어진 제 3 무기물 재료층(14)은, SILK로 이루어진 제 2 유기물 함유 재료층(13)이 노출될 때까지 예를 들면, SS-EP-A-5600 등과 같은 슬러리를 이용하는 화학-기계적 연마에 의해 제거된다. 그 결과로 획득된 상태는 도 21에 도시되어 있다.
본 발명은 상술된 실시예로 한정되지 않는다는 것을 유의해야 한다. 예를 들어, 제 3 무기물 재료층 또는 제 4 및 제 3 무기물 재료층은, 오버레이된 도전 재료가 제거된 후에도 제거되지 않고 보존될 수 있다. 또한, 레지스트는 포토레지스트, e-빔 레지스트 또는 x-레이 레지스트일 수 있다. SILKⓒ에 추가하여, Paryleneⓒ 및 Teflonⓒ 유사 재료 등과 같은 다른 유기물 함유 재료를 본 발명에 따른 방법을 이용하여 구성할 수 있다. 인트라라인(intraline) 및 인터라인(interline) 용량을 조정하기 위해서, 제 1 및 제 2 유기물 함유 재료층을 위해 서로 다른 재료를 사용할 수 있다. 본 발명은, 유기물 함유 유전 재료를 패터닝하는데는 물론이고, 예를 들면, poly-(2-methoxy-5-(3,7-dimethyloctyloxy)-1,4-chloromethylbenzene) 등과 같은 전계 발광 특성을 갖는 유기물 함유 재료를 패터닝하는데도 적합하다.
상술된 실시예에서, 실리콘 산화물은 제 1 및 제 3 무기물 재료층을 위하여 사용된 반면에, 실리콘 질화물은 제 2 및 제 4 무기물 재료층을 위하여 사용되었다. 그러나, 제 1 및 제 3 무기물 재료층과 제 2 및 제 4 무기물 재료층에 대해 동일한 재료 조합이 반드시 이용되도록 요구되는 것은 아니다. 이하에서 설명되는 바와 같이, 다수의 조합이 이루어질 수 있다. 제 3 및 제 4 무기물 재료층에 있어서, 통상 섭씨 400도 내지 450도 범위의, 도포되는 유기물 함유 재료의 안정 온도 미만의 온도에서 증착 가능하다면, 이 두 재료로는 절연체, 반도체 및 금속을 사용할 수 있다. 이하에 제시되는 표의 상단 부분에는 이들 층을 위해 사용될 수 있는 재료의 쌍과, 그들을 에칭하기 위한 적절한 프로세스가 함께 열거되어 있다. 제 1 및 제 2 무기물 재료층에 있어서, 그 상태는 상이하다. 제 1 무기물 재료층은 제 2 유기물 함유 재료층을 도포하기 전에는 제거되지 않으므로, 제 1 무기물 재료층으로는 절연체만이 적용될 수 있다. 제 2 무기물 재료층에 사용될 재료의 타입은 그 층이 제 2 유기물 함유 재료층을 도포하기 전에 제거되었는지 여부에 의존한다. 해당 층이 제거되는 경우에는 양쪽을 절연체, 금속 및 반도체로 사용할 수 있지만, 해당 층이 제거되지 않는 경우에는 오직 절연체만을 적용할 수 있다. 상술된 표의 하단 부분에는 제 1 및 제 2 무기물 재료층을 위해 사용되는 재료의 쌍과, 제 2 유기물 함유 재료층을 도포하기 전에 제 2 무기물 재료층을 제거하는 경우에 대한 적절한 에칭 프로세스가 함께 열거되어 있다. 이러한 재료는 통상 섭씨 400도 내지 450도 범위의, 도포되는 유기물 함유 재료의 안정 온도 미만의 온도에서 증착될 수 있는 재료로 선택되어야 한다는 것을 유의해야 한다.
Figure 112004050619739-pct00026

Claims (13)

  1. 두 개의 유기물 함유 재료층을 포함하는 전자 디바이스 제조 방법에 있어서,
    기판(1)에 제 1 유기물 함유 재료층(3)을 도포하는 단계와,
    상기 제 1 유기물 함유 재료층(3)을 제 1 무기물 재료층(4)으로 피복하는 단계와,
    상기 제 1 무기물 재료층(4)의 무기물 재료와 상이한 무기물 재료로 이루어진 제 2 무기물 재료층(5)을 도포하는 단계와,
    제 1 개구부(openings)(7)를 갖는 제 1 레지스트 마스크층(6)을 제공하는 단계와,
    상기 제 1 개구부(7)의 위치에서 상기 제 2 무기물 재료층(5)을 통과하여 에칭하는 단계와,
    상기 제 1 개구부(7)의 위치에서 상기 제 1 무기물 재료층(4)을 통과하여 에칭하는 단계와,
    제 2 유기물 함유 재료층(13)을 도포하는 단계와,
    상기 제 2 유기물 함유 재료층(13)을 제 3 무기물 재료층(14)으로 피복하는 단계와,
    상기 제 3 무기물 재료층(14)의 무기물 재료와 상이한 무기물 재료로 이루어진 제 4 무기물 재료층(15)을 도포하는 단계와,
    제 2 개구부(17)를 갖는 제 2 레지스트 마스크층(16)을 제공하는 단계와,
    상기 제 2 개구부(17)의 위치에서 상기 제 4 무기물 재료층(15)을 통과하여 에칭하는 단계와,
    상기 제 2 개구부(17)의 위치에서 상기 제 3 무기물 재료층(14)을 통과하여 에칭하는 단계와,
    상기 제 2 개구부(17)의 위치에서 상기 제 2 유기물 함유 재료층(13)을 통과하여 에칭하는 단계
    를 포함하되,
    상기 제 2 무기물 재료층(5)은, 상기 제 1 무기물 재료층(4)에 대해 상기 제 2 무기물 재료층(5)을 선택적으로 에칭하는 에칭 프로세스에 의해 에칭되고,
    상기 제 1 레지스트 마스크층(6)은 상기 제 2 무기물 재료층(5)을 통한 에칭 단계와 상기 제 1 무기물 재료층(4)을 통한 에칭 단계 사이에 제거되며,
    상기 제 4 무기물 재료층(15)은, 상기 제 3 무기물 재료층(14)에 대해 상기 제 4 무기물 재료층(15)을 선택적으로 에칭하는 에칭 프로세스에 의해 에칭되고,
    상기 제 2 레지스트 마스크층(16)은 상기 제 4 무기물 재료층(15)을 통한 에칭 단계와 상기 제 3 무기물 재료층(14)을 통한 에칭 단계 사이에 제거되며,
    상기 제 2 개구부(17) 위치에서의 상기 제 2 유기물 함유 재료층(13)을 통한 에칭 단계와 상기 제 1 개구부(7) 위치에서의 제 1 유기물 함유 재료층(3)을 통한 에칭 단계를 동시에 수행하되,
    상기 제 1 및 제 2 유기물 함유 재료층(3,13)을 통한 에칭 동안에 구조물들을 형성하고,
    상기 구조물들은 각각 상기 제 1 유기물 함유 재료층(3) 내의 제 1 하부 구조물(a first sub-structure)(8)과 제 2 유기물 함유 재료층(13) 내의 제 2 하부 구조물(18)을 포함-상기 제 1 하부 구조물(8)은 비아이고 상기 제 2 하부 구조물(18)은 비아 또는 트렌치임-하는
    전자 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 레지스트 마스크층(6,7)은 이방성 에칭을 이용하여 제거되는 전자 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 유기물 함유 재료(3,13)로서 낮은 유전 상수를 갖는 유전 재료를 사용하는 전자 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 4 무기물 재료층(15)에 대해 상기 제 3 무기물 재료층(14)을 선택적으로 에칭하는 에칭 프로세스에 의해 상기 제 3 무기물 재료층(14)을 에칭하는 전자 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 무기물 재료층(5)에 대해 상기 제 1 무기물 재료층(4)을 선택적으로 에칭하는 에칭 프로세스에 의해 상기 제 1 무기물 재료층(4)을 에칭하는 전자 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 유기물 함유 재료층(13)의 도포 단계 이전에 상기 제 2 무기물 재료층(5)을 제거하는 전자 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 유기물 함유 재료층(3,13)보다 상기 제 1 무기물 재료층(4)을 더 얇게 도포하는 전자 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 및 제 1 유기물 함유 재료층(13,3)을 통한 에칭 단계 이전에 상기 제 4 무기물 재료층(15)을 제거하는 전자 디바이스 제조 방법.
  9. 제 1 항 또는 제 8 항에 있어서,
    상기 제 1 및 제 2 하부 구조물(8,18)은 동시에 도전 재료(9)로 충진되고, 상기 도전 재료(9)는 또한 상기 제 2 하부 구조물(18) 위에도 오버레이(overlay)되며, 상기 제 2 하부 구조물(18) 위에 오버레이된 상기 도전 재료(9)는 제거되는 전자 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 3 무기물 재료층(14) 또는 상기 제 4 및 제 3 무기물 재료층(14,15)은 상기 제 2 하부 구조물(18) 위에 오버레이된 상기 도전 재료(9)를 제거한 후에 제거되는 전자 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 하부 구조물(18) 위에 오버레이된 상기 도전 재료(9)와, 상기 제 3 무기물 재료층(14) 또는 상기 제 3 및 제 4 무기물 재료층(14,15)은 화학-기계적 연마(chemical-mechanical polishing)에 의해 제거되는 전자 디바이스 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 1 및 제 3 무기물 재료층(4,14)은 동일 재료로 이루어지고, 상기 제 2 및 제 4 무기물 재료층(5,15)은 동일 재료로 이루어지는 전자 디바이스 제조 방법.
  13. 제 1 항에 있어서,
    상기 유기물 함유 재료(3,13)로서 전계 발광(electroluminescent) 특성을 갖는 재료를 사용하는 전자 디바이스 제조 방법.
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