KR20050095643A - 반도체 장치 제조 방법 및 이러한 방법을 이용하여얻어지는 반도체 장치 - Google Patents

반도체 장치 제조 방법 및 이러한 방법을 이용하여얻어지는 반도체 장치 Download PDF

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KR20050095643A
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유키코 후루카와
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 반도체 바디(1) 및 기판(2)을 포함하는 반도체 장치(10) 제조 방법에 관한 것으로, 기판(2)은 적어도 하나의 반도체 소자(3)를 포함하고, 적어도 하나의 접속 영역(4) 및 접속 영역(4)에 접속되는 상부 스트라이프형(an overlying stripe-shaped) 접속 도체(5)가 제공되며, 접속 도체 및 접속 영역 모두는 유전 재료에서 우묵한 형태(recess)를 가지고, 반도체 바디(1) 상에 제 1 유전층(6), 하드 마스크층(a hard mask layer, 7) 및 제 2 유전층(8)을 차례로 적층하고, 접속 영역(4)이 형성될 위치에, 탄소와 플루오르(fluor) 화합물을 함유하는 플라즈마를 이용하는 플라즈마 에칭에 의해 첫 번째 절연층(6)에 비아(via,44)를 형성하며, 장치의 상부에 증착되는 패터닝된 포토레지스트층이 존재하는 접속 도체(6)가 형성될 위치에, 플라즈마 에칭에 의해 제 2 유전층(8)에 트렌치(trench, 55)를 형성하고, 접속 영역(4) 및 접속 도체(5)를 형성하기 위해 비아(44) 및 트렌치(55)를 전기 도전 재료로 각각 충진하며, 트렌치를 형성하기 전, 이미 형성된 비아(44)를 유기 재료로 충진한다. 플라즈마 에칭에 의해 제 1 유전층(6)의 비아(44)를 형성하는 동안 제 1 유전층(6)의 재료와 에칭 조건은, 비아(44)를 에칭하는 동안, 이와 동시에 비아(44)를 실질적으로 완전히 유기 재료(20)로 충진하도록 선택되며, 유기 재료(20)는 장치 및 플라즈마 내에 이미 존재하는 유기 재료로부터 형성한다. 관련 조건 - 에칭 동안의 레지스트층의 존재 및 탄소와 플루오르 화합물의 사용과는 별도임 - 은 첫 번째(와 두 번째) 유전층(6,8) 재료의 선택 및 이들 층(6,8)을 에칭하는 동안의 전력에 관련된다.

Description

반도체 장치 제조 방법 및 이러한 방법을 이용하여 얻어지는 반도체 장치{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE OBTAINED BY USING SUCH A METHOD}
본 발명은 반도체 바디 및 기판을 포함하는 반도체 장치 제조 방법에 관한 것으로, 기판은 적어도 하나의 반도체 소자를 포함하고, 적어도 하나의 접속 영역 및 접속 영역에 접속되는 상부 스트라이프형(an overlying stripe-shaped) 접속 도체가 제공되며, 접속 도체 및 접속 영역 모두는 유전 재료 내로 리세스되고(recess), 반도체 바디 상에 제 1 유전층, 제 1 하드 마스크층(a hard mask layer, 7) 및 제 2 유전층을 차례로 적층하고, 접속 영역이 형성될 위치에, 탄소와 플루오르(fluor) 화합물을 함유하는 플라즈마를 이용하는 플라즈마 에칭에 의해 제 1 유전층에 비아(via)를 형성하며, 장치의 상부에 증착되는 패터닝된 포토레지스트층의 존재하에 접속 도체가 형성될 위치에, 플라즈마 에칭에 의해 제 2 유전층에 트렌치(tench)를 형성하고, 접속 영역 및 접속 도체를 형성하기 위해 비아 및 트렌치를 전기 도전 재료로 각각 충진하며, 트렌치를 형성하기 전, 이미 형성된 비아를 유기 재료로 충진한다. 이러한 방법은 소위 멀티-레벨 또는 멀티-층 기술에서 제조되는 보다 복잡한 장치의 제조에 대해 특히 적합하다.
이러한 방법은 2002년 3월 26일에 공개된 미국 특허 US 6,362,093에 알려져 있다. 전술한 문헌은 기판의 접촉 영역 상에서 장벽층, 제 1 유전층, 하드 마스층 및 제 2 유전층으로 구성되는 스택이 증착되는 방식을 설명한다(도 2 참조). 이 구조의 상부에는, 패터닝된 포토레지스트층이 증착되고, 탄소와 플루오르의 화합물을 함유하는 플라즈마를 이용하는 플라즈마 에칭에 의해 제 1 유전층 뿐만 아니라 제 2 유전층에도 비아가 형성된다. 그 후(도 3 참조), 형성된 비아는 스핀-온(spin-on) 유기 재료 형태의 유기 재료로 충진되며, 상이한 패턴을 갖는 포토레지스트층이 이 구조의 상부에 형성되고 이어서 플라즈마 에칭에 의해 트렌치가 제 2 유전층에 형성된다. 이 공정에서, 제 1 유전층의 비아와 제 2 유전층의 비아 모두의 유기 재료가 재차 완전히 제거된다. 그 후 비아와 트렌치 모두는 도전 재료로 충진된다. 비아의 유기 재료는 에칭에 의해 트렌치를 형성하며 비아(특히 비아의 하부)를 보호한다는 점에서 희생 기능(a sacrificial function)을 갖는다.
이러한 방법의 단점은 희생 유기 재료로 충진되는 비아를 형성하는 여러 단계를 포함하기 때문에 더 복잡하다는 것인데, 특히 에칭 단계에 의해 비아를 형성하는 것과 스핀-온 재료의 증착에 의해 비아를 충진하는 것이 복잡하다.
본 발명의 이들 및 다른 양태는 도면을 참조하는 후술할 실시예로부터 명백해 질 것이다.
도 1 내지 6은 본 발명에 따른 방법에 의한 반도체 장치 제조의 여러 스테이지에서의 반도체 장치의 단면도이다.
도 7 내지 도 11은 본 발명에 따른 방법의 변형에 의한 반도체 장치 제조의 여러 스테이지에서의 반도체 장치의 단면도이다.
도면은 개략적인 것으로 실제 축적대로 도시된 것이 아니며, 특히 두께 방향으로의 치수는 보다 분명하게 하기 위해 확대되었다. 전체적으로 대응하는 부분에는 여러 도면에서 동일한 참조 번호 및 동일한 빗금이 주어진다.
그러므로, 본 발명의 목적은 전술한 단점을 피하고 간단하며 보다 적은 단계를 갖는 방법을 제공하는 것이다.
이를 달성하기 위해, 도입 단락에서 설명한 종류의 방법은 플라즈마 에칭에 의해 제 1 유전층의 비아를 형성하는 동안 제 1 유전층의 재료와 에칭 조건은, 비아를 에칭하는 동안, 이와 동시에 비아를 실질적으로 완전히 유기 재료로 충진하도록 선택되며, 유기 재료는 장치 및 플라즈마 내에 이미 존재하는 유기 재료로부터 형성한다. 본 발명은 우선, 동일한 공정 동안, 에칭에 의해 비아를 형성하고 이를 유기 재료로 충진하는 것 모두가, 특히 첫 번째 유전 재료에 대해 적합한 재료를 선택하고 에칭 동안의 조건도 적합하게 선택할 수 있다는 놀라운 인식에 기초한다.
이는 제 1 유전층에 대한 적합한 재료는 유기 재료을 포함하는 재료라는 것을 보여준다. 포토레지스트층에 존재하는 유기 재료 및 플라즈마의 탄소-플루오르 화합물과 함께, 그 형성 동안 비아로 적층되는 유기 폴리머와 같은 재료를 형성한다. 제 1 유전층의 유기 재료는 탄소의 소스로서 또는 촉매로서도 명백히 어떠한 기능을 수행한다. 본 발명에 따른 결과를 얻기 위한 플라즈마 에칭의 핵심적 조건은 플라즈마 장비의 전력이 500 내지 2200 watt 사이에서 유지되어야 한다는 것이다. 따라서 본 발명에 따른 방법은 신속하며 에칭하여 비아를 형성하고 이를 (희생) 유기 재료로 충진하는 데 단지 하나의 단계만이 필요하므로 간단하다. 최종적으로, 본 발명에 따른 중요하고 놀라운 장점은 트렌치를 형성하는 동안 트렌치 하부면에 손상을 주지 않으면서 이 공정 동안 비아의 측벽의 상부에도 손상을 주지 않는다는 것이다. 주지의 방법에서는 이와 대조적으로, 비아를 희생적으로 충진하기 위해 스핀-온 포토레지스트를 사용하여 플라즈마 에칭에 의해 트렌치를 형성하는 동안 전술한 종류의 손상을 초래하였다.
제 1 유전층의 재료로서 유기 폴리머가 사용되거나 역시 유기 재료를 포함하는 다공성 실리콘 다이옥사이드와 같은 비유기 재료를 포함하는 혼합 재료가 사용될 수 있다. 후자의 적합한 예로는 TSR Corporation으로부터 입수 가능한 LKD-5109가 있다. 폴리머로서, 예를 들어 SILK(Dow Chemical Company의 상표명)가 사용될 수 있다. 이들 재료의 특별한 장점은 순수 비유기 실리콘 다이옥사이드보다 낮은 유전 상수를 가지므로 2개의 도체가 전술한 재료에 의해 분리되는 장치의 캐패시턴스를 감소시켜서, 고주파수 동작을 돕는다는 것이다.
본 발명에 따른 방법에 대한 바람직한 실시예에서, 제 1 유전층과 제 1 하드 마스크층을 증착한 후에 비아를 형성하고, 제 1 하드 마스크층에 개구를 형성하고 두 번째 유전체층에 증착하기전에 그리고 에칭에 의해 비아를 형성하며 이와 동시에 비아를 유기 재료로 충진한 후에 제 2 유전층과 제 2 하드 마스크층을 증착한다. 이 방법에서, 비아의 두께는 제 1 유전층만을 포함하므로 최소이다. 비아가 상대적으로 얇은 이러한 경우에, 비아를 형성하고 동시에 이를 유기 재료로 충진하기 쉽다는 것이 알려져 있다. 이 실시예에서, 제 2 유전층의 중심부는 실제로 에칭에 의해 트렌치를 형성하는 동안 희생 재료의 기능을 수행한다.
다른 실시예에서, 제 2 유전층을 형성한 후에 비아를 형성하며 제 2 유전층에도 비아를 형성한다. 바람직하게는, 이 경우 유전층 모두를 포함하는 비아를 완전히 충진하기 위해 두 번째 유전 재료로서 제 1 유전층의 재료와 동일한 종류를 선택한다.
바람직하게는, 제 2 유전층을 증착한 후에, 제 2 하드 마스크를 그 상부에 증착하고, 포토레지스트 마스크를 이용하여 두 번째 마스크층에 개구를 형성한 후에 비아를 형성하여 에칭에 의해 전술한 개구를 형성한다. 바람직하게는, 비아를 형성하고 이와 동시에 두 번째 마스크층 상부에 형성되는 다른 마스크와 다른 공정을 이용하여 이를 유기 재료로 충진한 후에 트렌치를 형성한다.
비아의 폭보다 큰 폭을 갖는 트렌치를 제공함으로써 트렌치 내에 형성되는 접속 도체가 낮은 저항성을 가지며 비아 내에 형성되는 접속 영역과 보다 쉽게 정렬된다는 장점을 지닌다.
바람직하게는, 그 우수한 전도성으로 인해 접속 영역 및 접속 도체의 전기 도전 재료로서 구리가 선택된다. 그 경우, 제 1 유전층을 증착하기 전에 구리에 대한 장벽을 반도체 바디 상에 증착한다. 이러한 층은 탄탈륨 또는 질화 탄탈륨으로 구성될 수 있다. 이는 하부 반도체 바디가 구리에 의해 오염되는 것을 보호한다.
다른 변형예에서, 비아와 트렌치를 형성하고 나서 구리를 증착하기 전에, 비아와 트렌치의 벽에 얇은 폴리머층을 형성한다. 이 층은 비아의 희생 유기 재료와 유사한 방식으로 형성할 수 있다. 그러나, 이 조건은 얇은 폴리머층만을 증착하도록 선택할 수 있다. 그 후 비아의 하부와 비아 및 트렌치의 측벽에 구리에 대한 장벽을 증착한다. 폴리머층의 존재로 인해, 비아와 트렌치의 벽이 부드러워지며 따라서 그 위에서의 신뢰성 있는 장벽층 형성이 가능하다. 또한, 장벽층이 탄탈륨을 포함하는 경우, 탄탈륨층의 저항은 폴리머층이 존재하지 않는 경우에 증착된 탄탈륨층의 경우보다 낮다.
바람직하게는, 비아의 에칭과 이를 충진하는 것은, 탄소와 플루오르를 포함하는 화합물로서, CH2F2와 CH3F를 포함하는 그룹으로부터 선택되는 화합물을 이용하여 수행된다. 명백하게, 이들 경우에 관련되는 화합물은 보다 효율적인데, 얻어지는 경과들이 매우 희생적이었기 때문이다. 형성된 유기 재료의 잔유물과 존재하는 레지스트의 잔유물은 최종적으로, 즉, 공정의 마지막에, 소위 스트리핑 공정(a stripping process)이라는 습식 또는 건식 에칭 공정에 의해 완전하게 제거된다.
또한 본 발명은 본 발명에 따른 방법에 의해 얻어지는 반도체 장치도 포함한다.
도 1 내지 6은 본 발명에 따른 방법에 의한 반도체 장치 제조의 여러 스테이지에서의 반도체 장치의 단면도이다. 이 장치(10)는 반도체 바디(a semiconductor body, 1)를 포함하는데(도 1 참조), 이 경우에는 실리콘으로 구성되지만 이와 달리 다른 적합한 반도체 재료로 구성될 수 있다. 반도체 바디(1)에 대한 기반으로서 반도체 소자(3)가 형성되는 p-형 실리콘 기판(2)을 사용하며, 반도체 소자(3)의 예로는 트랜지스터의 소스, 드레인, 베이스, 이미터 등 또는 다이오드의 한쪽을 형성하는 p-형 영역이 있다. 특히 멀티-층/멀티-레벨 기술에서, 소자(3)는 반도체 장치(10)의 하위 레벨의 도체에 의해 형성할 것이다. 그 후 반도체 바디(1) 내의 다른 위치에 반도체 소자(3)를 형성한다. 이 예에서, 본 발명에 따른 방법을 질화 탄탈륨(tantalum nitride) 장벽층(12)의 증착으로 계속 수행한다. 이어서, 이 경우에서는 TSR Corporation으로부터 입수 가능한 LKD-5109인, 유기 재료를 함유하는 다공성(porous) 실리콘 다이옥사이드로 구성되는 제 1 유전층(6)을 200 내지 300㎚ 두께로 증착한다. 제 1 유전층(6) 상부에는 50㎚ 두께의 하드 마스크층(7)을 증착하는데, 이 예에서는 탄화 실리콘(SiC)으로 구성한다. 포토레지스트층(11)을 그 위에 증착 및 패터닝하며, 이 포토레지스트층은 주로 메타크릴레이트(methacrylate)로 구성되며 450㎚ 두께를 갖는다. 포토레지스트층(11)의 개구는 여기서는 원형이며 250㎚ 내지 350㎚의 직경을 갖는데, 이는 형성될 접속 영역(4)의 직경에 대응한다.
이어서(도 2 참조), 플라즈마 에칭 머신(도시 생략)에서 반도체 장치(10)를 처리하는데, 이 머신의 플라즈마는 탄소와 플루오르의 화합물, 여기서는 CH3F를 함유한다. 500 내지 2200watt 범위의 전력으로 플라즈마 에칭 처리를 수행한다. 우선 제 1 하드 마스크층(7)에 개구를 형성한다. 그리고, 이와 동시에, 본 발명에 따라, 같은 시각 유기 재료(20)로 충진되는 제 1 유전층(6)에 홀(44)을 형성한다. 따라서, 본 발명에 따른 방법은 매우 효율적이다.
이하(도 3 참조), 반도체 장치(10) 상에, 제 2 유전층(8)을 증착하는데, 이 경우에서는 제 1 유전층과 동일한 재료로 구성되며 200 내지 300㎚ 두께를 갖는다. 그 상부에는 제 2 하드 마스크(9)를 증착하는데, 이 또한 탄화 실리콘(SiC)으로 구성되며 50㎚의 두께를 갖는다. 그 위에, 여기서는 200 내지 400㎚인 형성될 접속 도체(5)의 길이 및 폭에 따라, 주로 메타크릴레이트로 구성되며 450㎚ 두께를 갖는 포토레지스트층(111)을 증착 및 패터닝한다.
그 후(도 4 참조), CH2F2 및/또는 CH3F, 여기서는 CH3F를 함유하는 플라즈마에서 에칭하여 포토레지스트층(111)의 개구에 대응하는 개구를 제 2 하드 마스크층(9)에 제공한다.
이어서(도 5 참조), 유기 재료(20)에 도달할 때까지(도 6 참조) 계속 에칭함으로써 트렌치(55)를 형성한다. 이 시점부터 N2/O2 혼합물을 함유하는 플라즈마를 이용하는 플라즈마 에칭으로 에칭을 계속한다. 이제(도 6 참조), 비아(44)의 하부에 도달할 때까지 비아(44)의 유기 재료(20)를 제거한다. 이와 동시에 포토레지스트(111)(의 잔여물)를 제거한다. 본 발명에 따른 방법의 중요한 장점은 비아(44)와 트렌치(55) 사이의 접촉면에 형성되는 "숄더(shoulders)"가 손상되지 않는다는 것이다. 이는 그러한 손상이 발생하는 주지의 방법과 완전히 대조된다. 이 예에서, 얇은 폴리머층(도시 생략)을 비아(44)의 벽에 증착한다. 그 후, 바람직하게는 탄탈륨으로 구성되는 추가 장벽층(도시 생략)을 전술한 폴리머층 상에 증착한다. 그 후 비아(44) 및 트렌치(55)를, 이 예에서는, 구리로 충진해서 접속 영역(4) 및 접속 도체(5)를 형성하는데, 도 6에서 점선(4,5)에 의해 그 상부 레벨이 표시되어 있다. 이 예에서 구리는 전기도금(electroplating) 기술에 의해 증착한다.
이제 반도체 장치(10)를 완성하기 위해 주지의 공정과 유사한 방식으로 공정을 계속한다. 관련된 단계들은 도면에 도시되어 있지 않다. 통상적인 공정 단계는 CMP 공정과, 유전체에서 우묵한 형태를 갖는(recessed) 추가 접속 영역 및 접속 도체에 관련되는 공정 단계이며, CMP 공정을 후속 수행한다. 그 후, 예를 들어 개구를 실리콘 탄화물층에 구성하고, 예를 들어 블랭킷층(a blanket layer)으로서 구리와 같은 접속 금속을 이 개구에 증착하며, 포토리소그래피 및 에칭을 후속 수행한다. 최종적으로, 소잉(sawing)과 같은 분리 공정을 통해 개별 장치(10)를 얻을 수 있다.
이하에서는, 첫 번째 예의 변경인 두 번째 예를 본 발명에 따른 방법에 관해 설명한다.
도 7 내지 도 11은 본 발명에 따른 방법의 변형에 의한 반도체 장치의 제조의 여러 스테이지에서의 반도체 장치의 단면도이다. 이 예에 적용되는 본 발명에 따른 방법은 첫 번째 예의 방법과 일부 유사하므로 몇몇 세부사항에 대해서는 첫 번째 예의 설명을 참조한다. 여기서는, 주된 차이점만을 간단히 설명할 것이다.
반도체 장치(10) 제조에 대한 기반으로서(도 7 참조) 반도체 바디(1)를 사용하는데, 이 반도체 바디(1)는 장벽층(12), 제 1 유전층(6) 및 제 1 하드 마스크층(7)이 증착되는 실리콘 소자(3)를 갖는 실리콘 기판(2)을 포함한다. 이제, 그 상부에, 제 1 유전층(6)과 동일한 재료로 구성되는 제 2 유전층(8)을 증착하고 전술한 제 2 유전층의 상부에는 패터닝된 레지스트층(11)이 제공되는 제 2 하드 마스크층(9)을 증착한다.
그 후(도 8 참조) 제 2 하드 마스크층(9)에서 개구를 에칭하고, 이어서 장벽층(12)에 도달할 때까지 장치(10) 전체에 거쳐 홀(44)을 에칭한다. 이와 동시에, 형성된 홀(44)을 유기 재료(20)로 충진한다. 홀(44)의 크기는 원하는 형성될 접속 영역(4)에 맞춰진다.
이어서(도 9 참조), 원하는 형성될 접속 도체(5)의 폭과 길이를 갖는 제 2 하드 마스크층의 상부에 추가적인 패터닝된 레지스트층(111)을 증착한다. 그 후(도 10 참조) 유기 재료(20)와 제 2 하드 마스크층(9) 중 보호되지 않는 부분 모두에서 에칭 동작을 시작하며 제 2 유전층(8)을 에칭해 낸다. 비아(44)의 레벨에 도달한 후, 유기 재료(20)의 잔유물과 레지스트(111) (의 잔유물)이 제거되도록 첫 번째 예와 유사한 방식으로 에칭을 계속한다. 최종적으로, 비아(44)와 트렌치(55) 모두를 완전히 형성하게 된다(도 11 참조). 이들 모두는 다시 점선으로 표시된 레벨까지 구리(4,5)로 충진해서, 접속 영역(4) 및 접속 도체(5)를 형성한다.
본 발명은 전술한 예에 한정되지 않으며 당업자에게 있어서 본 발명의 범위 내에서 많은 변경 및 수정이 가능하다는 것이 명백할 것이다.
예를 들어, 상이한 기하학적 형태와 크기를 갖는 반도체 장치를 구성할 수 있다. 기판은 유리와 같은 절연 재료를 포함할 수 있으며 이 때 반도체 바디는 예를 들어 소위 기판 전달(substrate transfer) 기술에 의해 형성할 수 있다. 유전층은 기타의 소위 로우-K(low-K) 재료를 포함할 수 있다.
또한 구성될 장치는 예를 들어 IC(=Integrated Circuit)의 형태로 다이오드, 트랜지스터 및/또는 저항기 및/또는 캐패시터와 같은 능동 및/또는 수동 반도체 소자 또는 전자 소자를 추가로 포함할 수 있다.

Claims (15)

  1. 반도체 바디(semiconductor body, 1) 및 기판(2)을 포함하는 반도체 장치(10) 제조 방법으로서 - 상기 기판(2)은 적어도 하나의 반도체 소자(3)를 포함하고, 적어도 하나의 접속 영역(4) 및 상기 접속 영역(4)에 접속되는 상부 스트라이프형(an overlying stripe-shaped) 접속 도체(5)가 제공되며, 상기 접속 도체 및 상기 접속 영역 모두는 유전 재료 내로 리세스됨(recessd) - ,
    상기 반도체 바디(1) 상에 제 1 유전층(6), 제 1 하드 마스크층(a hard mask layer, 7) 및 제 2 유전층(8)을 차례로 적층하고,
    상기 접속 영역(4)이 형성될 위치에, 탄소와 플루오르(fluor) 화합물을 함유하는 플라즈마를 이용하는 플라즈마 에칭에 의해 상기 첫 번째 유전층(6)에 비아(via,44)를 형성하며,
    이 구조물의 상부에 증착되는 패터닝된 포토레지스트층의 존재하에 상기 접속 도체(6)가 형성될 위치에, 플라즈마 에칭에 의해 상기 제 2 유전층(8)에 트렌치(trench, 55)를 형성하고,
    상기 접속 영역(4) 및 상기 접속 도체(5)를 형성하기 위해 상기 비아(44) 및 트렌치(55)를 전기 도전 재료로 각각 충진하며,
    상기 트렌치를 형성하기 전, 이미 형성된 상기 비아(44)를 유기 재료로 충진하되,
    플라즈마 에칭에 의해 상기 제 1 유전층(6)에 상기 비아(44)를 형성하는 동안 상기 제 1 유전층(6)의 재료와 상기 에칭 조건은, 상기 비아(44)를 에칭하는 동안, 이와 동시에 상기 비아(44)를 실질적으로 완전히 상기 유기 재료(20)로 충진하도록 선택되며, 상기 유기 재료(20)는 상기 장치 및 상기 플라즈마 내에 이미 존재하는 유기 재료로부터 형성하는
    반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 유전층(6)의 재료로서 유기 재료를 포함하는 재료를 선택하는
    반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 유전층(6)의 재료로서 폴리머(a polymer)를 선택하는
    반도체 장치 제조 방법.
  4. 제 2 항에 있어서,
    상기 제 1 유전층(6)의 재료로서 유기 재료를 포함하는 다공성(porous) 실리콘 다이옥사이드를 함유하는 재료를 선택하는
    반도체 장치 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 비아(44)를 플라즈마 에칭하는 동안, 500 내지 2200watt 사이로 전력을 설정하는
    반도체 장치 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 유전층(6)과 상기 제 1 하드 마스크층(7)을 증착한 후에 상기 비아(44)를 형성하고,
    상기 제 1 하드 마스크층(7)에 개구를 형성하고 에칭에 의해 상기 비아(44)를 형성하며 이와 동시에 상기 비아(44)를 유기 재료로 충진한 후에, 상기 제 2 유전층(8)과 제 2 하드 마스크층(9)을 증착하는
    반도체 장치 제조 방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 유전층(8)을 증착한 후에 상기 비아(44)를 형성하되, 상기 제 2 유전층(8) 내에도 상기 비아(44)를 형성하는
    반도체 장치 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 비아(44)를 형성하고 이와 동시에 포토레지스트 마스크(111)를 이용하여 유기 재료(20)로 상기 비아(44)를 충진한 후에 상기 트렌치(55)를 형성하는
    반도체 장치 제조 방법.
  9. 제 8 항에 있어서,
    상기 트렌치(55)의 폭을 상기 비아(44)의 폭보다 크게 선택하는
    반도체 장치 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 전기 전도 재료로서 구리를 선택하는
    반도체 장치 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 유전층(6)을 증착하기 전에, 구리에 대한 장벽층(12)을 상기 반도체 바디(1)에 증착하는
    반도체 장치 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 비아(44)와 상기 트렌치(55)를 형성하고 나서 상기 구리를 증착하기 전에, 상기 비아(44)와 상기 트렌치(55)의 벽에 얇은 폴리머층을 형성하고, 상기 비아(44)의 하부 및 상기 비아(44)와 상기 트렌치(55)의 측벽에 구리에 대한 장벽층을 추가 증착하는
    반도체 장치 제조 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 2 유전층(8)의 상부에 상기 제 2 하드 마스크층(9)을 증착하는
    반도체 장치 제조 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    탄소와 플루오르의 화합물로서, CH2F2와 CH3F를 포함하는 그룹으로부터 화합물을 선택하는
    반도체 장치 제조 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 방법을 이용하여 얻는 반도체 장치(10).
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