KR20030095505A - 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법및 그 구조 - Google Patents
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Abstract
본 발명은 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법 및 그 구조에 관한 것으로, 특히 반도체 기판의 하부 구조물 위에 제 1층간 절연막을 형성하고 이를 식각하여 배선용 트렌치 또는 비아홀을 형성하고, 배선용 트렌치 또는 비아홀이 형성된 제 1층간 절연막 전면에 제 1층간 절연막에 비해 식각 연마율이 낮은 연마 저항막을 형성하고, 연마 저항막전면에 도전막을 갭필하고 연마 저항막 표면이 드러날때까지 도전막을 화학적기계적연마하여 하부 배선 또는 비아를 형성하고, 결과물에 제 2층간 절연막을 형성하고 이를 식각하여 듀얼 다마신 배선용 트렌치 또는 비아홀을 형성한 후에, 제 2층간 절연막 전면에 도전막을 갭필하고 이를 화학적기계적연마하여 상부 배선 또는 비아를 형성한다. 따라서 본 발명은 제 1층간 절연막에 하부 배선용 트렌치 또는 비아홀을 형성한 후에 그 위에 연마 저항막을 추가 형성함으로써 제 1층간 절연막의 CMP 공정시 연마 저항막에 의해 하부 배선의 디싱 현상이나 침식 현상을 막아 이후 상부 배선의 CMP 공정시 안정된 공정을 실시할 수 있다.
Description
본 발명은 반도체 소자의 배선 제조 방법 및 그 구조에 관한 것으로서, 특히 듀얼 다마신을 이용한 배선의 제조 공정시 화학적기계적연마(Chemical Mechanical Polishing : 이하 CMP라 함) 공정으로 인해 하부 도전막과 함께 동시에 층간 절연막이 연마되어 디싱(dishing) 또는 침식(erosion)이 발생하기 때문에 이후 적층되는 상부 배선의 불량이 발생되는 것을 막을 수 있는 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법 및 그 구조에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자의 크기를 축소시키는 것 이외에도 소자의 성능을 향상시키기 위한 연구가 진행되고 있다. 현재 대부분의 반도체장치의 배선 공정은 단일 배선만으로는 고집적 소자의 동작시 요구되는 신호를 신속하게 전달하는데 어려움이 있기 때문에 이를 극복한 다층 배선구조를 채택하고 있다.
반도체 소자의 다층 배선구조로 인해 제조 공정이 다순화된 듀얼 다마신 공정(dual damascene process)이 도입되었다. 듀얼 다마신 공정은 층간 절연막에 비아홀과 배선용 트렌치를 형성하고 도전막을 갭필한 후에 CMP로 연마하여 배선과 비아를 함께 형성하는 공정이다.
도 1a 내지 도 1h는 종래 기술에 의한 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 종래 기술의 반도체 소자의 다층 배선 제조 공정에 대해 설명하고자 한다.
도 1a 및 도 1b에 도시된 바와 같이, 반도체 기판의 하부 구조물(미도시함)에 제 1층간 절연막(10)을 형성하고, 제 1층간 절연막(10)을 식각하여 배선용 트렌치(12) 또는 비아홀(14)을 형성한다.
도 1c에 도시된 바와 같이, 배선용 트렌치(12) 또는 비아홀(14)이 형성된 제 1층간 절연막(10) 전면에 도전막(16)으로서 금속(예를 들어 텅스텐)을 갭필한다.
도 1d에 도시된 바와 같이, 도전막(16) 표면을 CMP로 연마하되, 식각 종료점을 제 1층간 절연막(10)이 드러날 때까지로 한다. 이에 따라, 트렌치(12) 또는 비아홀(14)에만 도전막(16)이 남아있게 되어 하부 배선(16a) 또는 비아(16b)가 형성된다.
그리고 도 1e 및 도 1f에 도시된 바와 같이, 상기 결과물 전면에 제 2층간 절연막(18)을 형성하고, 제 2층간 절연막(18)을 식각하여 듀얼 다마신 배선용 트렌치(20)를 형성한다. 이때, 듀얼 다마신 배선용 트렌치(20)와 함께 일반 배선용 트렌치(21)를 형성할 수 있다.
그런 다음 도 1g에 도시된 바와 같이, 제 2층간 절연막(18) 전면에 도전막(22)으로서 구리(Cu)를 갭필하고 이를 CMP로 연마하되, 식각 종료점을 제 2층간 절연막(18)이 드러날 때까지로 한다.
이에 따라 도 1h에 도시된 바와 같이, 제 2층간 절연막(18)에는 하부 배선(16a)과 수직으로 연결되는 듀얼 다마신용 상부 배선(24) 또는 일반 배선(26)이 형성된다.
그런데, 종래 기술의 듀얼 다마신을 이용한 배선 제조 공정에서 CMP로 도전막(16)을 연마할 때 도 1d의 A와 B와 같이 하부 배선(16a) 또는 비아(16b)에서 디싱(dishing)현상이나 침식(erosion)현상이 발생하게 된다. 여기서 디싱 현상(A)은주로 배선의 폭이 넓은 영역에서 배선(16a) 표면이 평탄하지 않고 아래로 움푹 들어간 현상이다. 침식 현상은 배선의 밀도가 높은 영역에서 비아(16b) 및 층간 절연막(10) 표면이 평탄하지 않고 아래로 움푹 들어간 현상이다.
이렇게 CMP에 의해 디싱 현상이나 침식 현상이 발생하게 되면, 배선의 면저항(sheet resistance)이 불균일하게 되고 면저항이 수십% 증가하여 반도체 소자의 동작이 어렵게 되거나 반도체 소자의 신뢰성이 저하되는 문제점이 있다.
또한 종래 기술에서 CMP 공정에 의해 다층 배선 구조의 하부 배선에 디싱 현상이나 침식 현상이 발생하게 되면, 상부 배선의 CMP 공정시 디싱 현상이나 침식 현상이 발생한 부분에서 연마율이 낮아지기 때문에 상부 배선 사이를 정확하게 분리할 수 있게 연마하기 어렵다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 하부 배선용 트렌치 또는 비아홀을 형성한 후에 그 위에 연마 저항막을 추가 형성함으로써 CMP 공정시 연마 저항막에 의해 하부 배선의 디싱 현상이나 침식 현상을 막아 이후 상부 배선의 CMP 공정시 안정된 공정을 실시할 수 있는 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법 및 그 구조를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 듀얼 다마신 기술을 이용한 반도체 소자의 배선 제조방법에 있어서, 반도체 기판의 하부 구조물 위에 제 1층간 절연막을 형성하고 이를 식각하여 배선용 트렌치 또는 비아홀을 형성하는 단계와, 배선용 트렌치 또는 비아홀이 형성된 제 1층간 절연막 전면에 제 1층간 절연막에 비해 식각 연마율이 낮은 연마 저항막을 형성하는 단계와, 연마 저항막전면에 도전막을 갭필하고 연마 저항막 표면이 드러날때까지 도전막을 화학적기계적연마하여 하부 배선 또는 비아를 형성하는 단계와, 결과물에 제 2층간 절연막을 형성하고 이를 식각하여 듀얼 다마신 배선용 트렌치 또는 비아홀을 형성하는 단계와, 제 2층간 절연막 전면에 도전막을 갭필하고 이를 화학적기계적연마하여 상부 배선 또는 비아를 형성하는 단계를 포함한다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 배선 구조에 있어서, 반도체 기판의 하부 구조물 위에 형성되며 배선용 트렌치 또는 비아홀이 정의된 제 1층간 절연막과, 배선용 트렌치 또는 비아홀을 갖는 제 1층간 절연막 전면에 형성된 연마 저항막과, 배선용 트렌치 또는 비아홀에 갭필된 하부 배선 또는 비아와, 하부 배선 또는 비아 및 연마 저항막 상부에 형성되며 듀얼 다마신 배선용 트렌치 또는 비아홀이 정의된 제 2층간 절연막과, 제 2층간 절연막의 듀얼 다마신 배선용 트렌치 또는 비아홀에 갭필된 상부 배선 또는 비아를 구비한다.
도 1a 내지 도 1h는 종래 기술에 의한 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2h는 본 발명에 따른 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 제 1층간 절연막 102 : 배선용 트렌치
104 : 비아홀 106 : 연마 저항막
108, 116 : 도전막 108a : 하부 배선
108b : 비아 110 : 제 2층간 절연막
112 : 듀얼 다마신 배선용 트렌치 114 : 배선용 트렌치
116a : 듀얼 다마신용 상부 배선 116b : 상부 배선
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2h는 본 발명에 따른 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 본 발명의 다층 배선 제조 공정에 대해 설명한다.
우선 도 2a에 도시된 바와 같이, 반도체 기판의 하부 구조물(미도시함)에 제1층간 절연막(100)을 형성한다.
그리고 도 2b에 도시된 바와 같이, 제 1층간 절연막(100)을 식각하여 배선용 트렌치(102) 또는 비아홀(104)을 형성한다.
그 다음 도 2c에 도시된 바와 같이, 배선용 트렌치(102) 또는 비아홀(104)이 형성된 제 1층간 절연막(100) 전면에 제 1층간 절연막(100)에 비해 식각 연마율이 낮은 연마 저항막(106)을 형성한다. 여기서, 연마 저항막(106)은 실리콘 질화막 또는 폴리실리콘막이 바람직하다. 그리고 CMP 공정은 반도체 기판내 연마 불균일도에 좌우되기 때문에 연마 저항막의 두께(W)는 다음 수학식 1보다는 두껍게 한다.
여기서 A는 도전막의 연마 불균일도, RR은 연마 저항막의 연마율, TM은 도전막의 두께, RM은 도전막의 연마율을 나타낸다.
그런 다음 연마 저항막(106)이 형성된 결과물에 도전막(108)으로서 금속(예를 들어 텅스텐)을 갭필한다.
도 2d에 도시된 바와 같이, 도전막(108) 표면을 CMP로 연마하되, 식각 종료점을 연마 저항막(106)이 드러날 때까지로 한다. 이에 따라, 트렌치(102) 또는 비아홀(104)에만 도전막(108)이 남아있게 되어 표면이 평탄하게 연마된 하부 배선(108a) 또는 비아(108b)가 형성된다. 즉, 아래 하부 배선(108a) 또는 비아(108b)가 형성된 전체 구조물의 표면은 연마 저항막(106)에 의해 평탄화된 상태를 갖는다. 따라서 본 발명은 연마 저항막(106)을 제 1층간 절연막(100) 상부에 형성하기 때문에 도전막(108)의 CMP 공정시 연마 저항막(106)이 하부 구조물의 연마를 저지하여 트렌치(102) 또는 비아홀(104) 아래까지 도전막(108)이 연마되거나 제 1층간 절연막(100)이 과도 연마되는 디싱 현상 또는 침식 현상을 방지할 수 있다.
그 다음 도 2e에 도시된 바와 같이, 상기 결과물 전면에 제 2층간 절연막(110)을 형성한다.
그리고나서 도 2f에 도시된 바와 같이, 제 2층간 절연막(110)을 식각하여 듀얼 다마신 배선용 트렌치(112)를 형성하거나 일반 배선용 트렌치(114)를 형성한다.
그런 다음 도 2g에 도시된 바와 같이, 제 2층간 절연막(110) 전면에 도전막(116)으로서 구리(Cu)를 갭필하고 이를 CMP로 연마하되, 식각 종료점을 제 2층간 절연막(110)이 드러날 때까지로 한다.
이에 따라 도 2h에 도시된 바와 같이, 제 2층간 절연막(110)에는 하부 배선(108a)과 수직으로 연결되는 듀얼 다마신용 상부 배선(116a) 또는 일반 배선(116b)이 형성된다. 본 발명은 아래 하부 배선(108a) 또는 비아(108b)가 형성된 전체 구조물의 표면이 연마 저항막(106)에 의해 평탄화된 상태이기 때문에 상부 배선용 CMP 공정에서도 상부 배선을 서로 분리시킬 수 있게 안정되게 공정을 진행한다.
도 2h를 참조하면, 본 발명의 제조 방법에 의해 완성된 반도체 소자의 다층 배선 구조는 반도체 기판의 하부 구조물 위에 형성되며 배선용 트렌치 또는 비아홀이 정의된 제 1층간 절연막(100)과, 제 1층간 절연막(100) 전면에 형성된 연마 저항막(106)과, 배선용 트렌치 또는 비아홀에 갭필된 하부 배선(108a) 또는 비아(108b)와, 하부 배선(108a) 또는 비아(108b) 및 연마 저항막(106) 상부에 형성되며 듀얼 다마신 배선용 트렌치가 정의된 제 2층간 절연막(110)과, 제 2층간 절연막(110)의 듀얼 다마신 배선용 트렌치에 갭필된 듀얼 다마신용 상부 배선(116a)으로 이루어진다.
이상 설명한 바와 같이, 본 발명은 제 1층간 절연막에 하부 배선용 트렌치 또는 비아홀을 형성한 후에 그 위에 연마 저항막을 추가 형성함으로써 제 1층간 절연막의 CMP 공정시 연마 저항막에 의해 하부 배선의 디싱 현상이나 침식 현상을 막아 이후 상부 배선의 CMP 공정시 안정된 공정을 실시할 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (6)
- 듀얼 다마신 기술을 이용한 반도체 소자의 배선 제조방법에 있어서,반도체 기판의 하부 구조물 위에 제 1층간 절연막을 형성하고 이를 식각하여 배선용 트렌치 또는 비아홀을 형성하는 단계;상기 배선용 트렌치 또는 비아홀이 형성된 제 1층간 절연막 전면에 상기 제 1층간 절연막에 비해 식각 연마율이 낮은 연마 저항막을 형성하는 단계;상기 연마 저항막전면에 도전막을 갭필하고 상기 연마 저항막 표면이 드러날때까지 상기 도전막을 화학적기계적연마하여 하부 배선 또는 비아를 형성하는 단계;상기 결과물에 제 2층간 절연막을 형성하고 이를 식각하여 듀얼 다마신 배선용 트렌치를 형성하는 단계; 및상기 제 2층간 절연막 전면에 도전막을 갭필하고 이를 화학적기계적연마하여 상부 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법.
- 제 1항에 있어서, 상기 연마 저항막은 실리콘 질화막 또는 폴리실리콘막인 을 특징으로 하는 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법.
- 제 1항에 있어서, 상기 연마 저항막의 두께(W)는 하기 식보다는 두껍게 하는것을 특징으로 하는 듀얼 다마신을 이용한 반도체 소자의 다층 배선 제조 방법.여기서 A는 도전막의 연마 불균일도, RR은 연마 저항막의 연마율, TM은 도전막의 두께, RM은 도전막의 연마율을 나타냄.
- 반도체 소자의 배선 구조에 있어서,반도체 기판의 하부 구조물 위에 형성되며 배선용 트렌치 또는 비아홀이 정의된 제 1층간 절연막;상기 배선용 트렌치 또는 비아홀을 갖는 제 1층간 절연막 전면에 형성된 연마 저항막;상기 배선용 트렌치 또는 비아홀에 갭필된 하부 배선 또는 비아;상기 하부 배선 또는 비아 및 연마 저항막 상부에 형성되며 듀얼 다마신 배선용 트렌치가 정의된 제 2층간 절연막; 및상기 제 2층간 절연막의 듀얼 다마신 배선용 트렌치에 갭필된 상부 배선을 구비한 것을 특징으로 하는 반도체 소자의 다층 배선 구조.
- 제 4항에 있어서, 상기 연마 저항막은 실리콘 질화막 또는 폴리실리콘막인 을 특징으로 하는 반도체 소자의 다층 배선 구조.
- 제 4항에 있어서, 상기 연마 저항막의 두께(W)는 하기 식보다는 두껍게 하는 것을 특징으로 하는 반도체 소자의 다층 배선 구조.여기서 A는 도전막의 연마 불균일도, RR은 연마 저항막의 연마율, TM은 도전막의 두께, RM은 도전막의 연마율을 나타냄.
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| KR (1) | KR20030095505A (ko) |
-
2002
- 2002-06-12 KR KR1020020032740A patent/KR20030095505A/ko not_active Application Discontinuation
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