KR20030080317A - 반도체 소자의 다마신 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 다마신 패턴 형성 방법에 관한 것으로, 특히 본 발명은 기판의 상부에 증착된 제 1층간 절연막을 패터닝하여 비아홀을 형성하고, 비아홀에 식각 방지막으로 사용될 실리콘 질화물을 매립한 후에 상기 결과물 상에 증착된 제 2층간 절연막을 패터닝하여 트렌치를 형성하고 비아홀에 매립된 식각 방지막으로 사용된 실리콘 질화막을 제거함으로써, 층간 절연막 사이에 증착된 식각 방지막에 의한 절연 상수의 손실을 줄일 수 있는 효과가 있다.

Description

반도체 소자의 다마신 패턴 형성 방법{METHOD FOR FABRICATING DAMASCENE PATTERN OF SMICONDUCTOR}
본 발명은 다마신 패턴 형성 방법에 관한 것으로, 특히 기판 상에 증착되는 층간 절연막의 절연 상부 손실을 줄이는 반도체 소자의 다마신 패턴 형성 방법에관한 것이다.
일반적으로, 반도체 소자 형성 공정중 금속 배선은 구리, 알루미늄, 텡스텐 등과 같은 고전도성 물질을 증착한 후, 감광막 패턴을 이용한 식각 공정에 의해 형성된다. 이 경우 반도체 소자가 고집적화 및 소형화되어 감에 따라 감광막 패턴의 애스팩트 비(Aspect Ratio)가 높아져 감광막 패턴이 쓰러지거나, 식각 공정 후에 금속 배선의 부식(Corrosion) 발생 가능성 등의 문제점이 있다. 또한, 금속 배선 재료가 바뀔 때마다 새로운 식각 레시피를 개발해야 하는 번거로움이 있고, 특히 구리는 휘발성이 낮은 화합물을 형성함으로 건식 식각이 어렵다. 이러한 문제점을 해결하기 위해 최근 다마신 방법을 이용하여 금속 배선을 형성하는 방안이 대두되고 있다.
일반적으로 알려진 금속 배선 형성을 위한 듀얼 다마신 형성 방법은 식각 방지막을 이용하여 트렌치와 비아홀을 형성하는 방법과 시간별로 식각 비율을 달리하여 트렌치와 비아홀을 형성하는 방법이 있다.
시간별로 식각 비율을 달리하여 트렌치와 비아홀을 형성하는 방법은 공정의 조건에 따라 트렌치의 깊이가 좌우됨으로 여러 가지 위험 요소를 갖고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 듀얼 다마신 패턴을 형성하는 과정을 설명하기 위한 공정 순서 도이다.
우선 도 1a에 도시된 바와 같이, 반도체 기판(100)에 제 1층간 절연막(101), 식각 방지막(102) 및 제 2층간 절연막(103)을 순차적으로 형성한다. 기판(100)은 웰 및 접합부가 형성된 반도체 기판이거나, 다층 금속 배선 구조에서 하부 금속 배선이거나, 기타 반도체 소자의 전극으로 사용되는 도전성 패턴을 포함하고, 식각 방지막(102)은 실리콘 질화막이거나 실리콘 카브라이드(Carbide) 막이다.
그리고, 제 2층간 절연막(103) 상부에 제 1포토레지스트 패턴(104)을 형성한 후에, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(104)에 맞추어 제 3층간 절연막(103)과 식각 방지막(102)을 식각함과 아울러 제 1층간 절연막(101)의 일부를 제거하고 제 1포토레지스트 패턴(104)을 제거한다.
이어서 도 1c에 도시된 바와 같이, 패터닝된 제 2층간 절연막(103a) 상측면에 다마신의 비아홀 영역과 트렌치 영역 정의를 위한 제 2포토레지스트 패턴(105)을 형성한다.
도 1d에 도시된 바와 같이, 제 2포토레지스트 패턴(105)에 맞추어 식각 방지막(102)을 식각 장벽으로 하여 패터닝된 제 2층간 절연막(103a)을 식각함과 함께 제 1층간 절연막(101)을 기판(100)의 상부가 드러나도록 식각한 후에 제 2포토레지스트 패턴(105)을 제거하여 비아홀(106A)과 트렌치(106B)를 동시에 형성하여 듀얼 다마신 패턴(106)을 완성한다.
그러나, 상기와 같은 금속 배선을 형성하기 위한 트렌지와 비아홀을 형성할 때 식각 방지막을 사용함으로써 트렌지와 비아홀이 형성되는 층간 절연막의 절연 상수의 손실을 유발하는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 기판의 상부에 증착된 제 1층간 절연막을 패터닝하여 비아홀을 형성하고, 비아홀에식각 방지막을 매립한 후에 상기 결과물 상에 증착된 제 2층간 절연막을 패터닝하여 트렌치를 형성하고 비아홀에 매립된 식각 방지막을 제거하여 다마신 패턴을 형성하는 반도체 소자의 다마신 패턴 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 기판 상에 제 1층간 절연막을 형성하는 단계와, 상기 제 1층간 절연막 상에 금속 배선이 형성될 비아홀을 정의하는 제 1포토레지스트 패턴을 형성하는 단계와, 상기 제 1포토레지스트 패턴에 맞추어 상기 제 1층간 절연막을 식각하여 비아홀을 형성하는 단계와, 상기 제 1층간 절연막에 형성된 비아홀에 식각 방지막을 형성하는 단계와, 상기 결과물 상에 제 2층간 절연막을 형성하는 단계와, 상기 제 2층간 절연막 상에 트렌치를 정의하는 제 2포토레지스트 패턴을 형성하는 단계와, 상기 식각 방지막을 식각 장벽으로 하고 상기 제 2포토레지스트 패턴에 맞추어 상기 제 2층간 절연막을 식각하여 트렌치를 형성하는 단계와, 상기 결과물의 상기 비아홀에 형성된 식각 방지막을 제거하여 다마신 패턴을 형성하는 단계를 포함한다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 다마신 패턴 형성 과정을 나타내는 공정 단면도이고,
도 2a 내지 2f는 본 발명에 따른 반도체 소자의 다마신 패턴을 형성하는 과정을 나타내는 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
200 : 기판 201 : 제 1층간 절연막
202 : 제 1포토레지스트 패턴 201a : 패터닝된 제 1층간 절연막
203 : 식각 방지막 204 : 제 2층간 절연막
205 : 제 2포토레지스트 패턴 206a : 비아홀
206b : 트렌치
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
반도체 소자의 다마신 패턴 형성 방법은 기판의 상부에 증착된 제 1층간 절연막을 패터닝하여 비아홀을 형성하고, 비아홀에 식각 방지막으로 사용될 실리콘질화막을 매립한 후에 상기 결과물 상에 증착된 제 2층간 절연막을 패터닝하여 트렌치를 형성하고 비아홀에 매립된 식각 방지막으로 사용된 실리콘 질화막을 제거함으로써, 층간 절연막 사이에 증착된 식각 방지막에 의한 절연 상수의 손실을 줄일 수 있다.
도 2a 내지 2f는 본 발명에 따른 반도체 소자의 다마신 패턴 형성 과정을 나타내는 공정 단면도이다.
먼저, 반도체 기판(200)의 상부에 제 1층간 절연막(201)을 형성한 후에, 도 2a에 도시된 바와 같이, 제 1층간 절연막(201)의 상부에 비아홀 형성을 위한 제 1포토레지스트 패턴(202)을 형성한다.
제 1층간 절연막(201)의 상부에 형성된 제 1포토레지스트 패턴(202)에 맞추어 제 1층간 절연막(201)을 식각한 후에 제 1포토레지스트 패턴(202)을 제거하여, 도 2b에 도시된 바와 같이, 비아홀(206a)을 형성한다.
제 1층간 절연막(201)에 형성된 비아홀(206a)에 식각 방지막(203)으로서 실리콘 질화물을 CVD(Chemical Vapor Deposition)로 증착하여 비아홀(206a)을 매립한 후에 에치 백(etch back), 화학적기계적연마(Chemical Mechanical Polishing : 이하 CMP라 함)등과 같은 전면 평탄화 공정으로 실리콘 질화물 및 패터닝된 제 1층간 절연막(201a)을 연마해서, 도 2c에 도시된 바와 같이, 식각 방지막(203)을 형성한다. 이때 CMP 공정은 패터닝된 제 1층간 절연막(201a) 표면이 드러날 때까지 진행한다.
비아홀(206a)에 매립된 식각 방지막(203)은 후술되는 트렌치 형성 공정에서식각 장벽으로 이용된다.
그런 다음, 상기 결과물의 상부에 트렌치 형성을 위한 제 2층간 절연막(204)을 형성한 후에, 도 2d에 도시된 바와 같이, 트렌치 정의를 위한 제 2포토레지스트 패턴(205)을 형성한다.
식각 방지막(203)을 식각 장벽으로 하고 제 2층간 절연막(204)의 상부에 형성된 제 2포토레지스트 패턴(205)에 맞추어 제 2층간 절연막(204)을 식각한 후에 제 2포토레지스트 패턴(205)을 제거하여, 도 2e에 도시된 바와 같이, 제 2층간 절연막(204)에 트렌치(206b)를 형성한다.
그런 후에, 도 2f에 도시된 바와 같이, 비아홀(206a)에 매립된 식각 방지막(203)으로 이용된 실리콘 질화물을 클리닝 공정으로 제거함으로써 비아홀(206a)과 트렌치(206b)를 형성하여 다마신 패턴을 완성한다.
이상 설명한 바와 같이, 본 발명의 반도체 소자의 다마신 패턴 형성 방법은 기판의 상부에 증착된 제 1층간 절연막을 패터닝하여 비아홀을 형성하고, 비아홀에 식각 방지막으로 사용될 실리콘 질화물을 매립한 후에 상기 결과물 상에 증착된 제 2층간 절연막을 패터닝하여 트렌치를 형성하고 비아홀에 매립된 식각 방지막으로 사용된 실리콘 질화막을 제거함으로써, 층간 절연막 사이에 증착된 식각 방지막에 의한 절연 상수의 손실을 줄일 수 있는 효과가 있다.

Claims (2)

  1. 기판 상에 제 1층간 절연막을 형성하는 단계와,
    상기 제 1층간 절연막 상에 금속 배선이 형성될 비아홀을 정의하는 제 1포토레지스트 패턴을 형성하는 단계와,
    상기 제 1포토레지스트 패턴에 맞추어 상기 제 1층간 절연막을 식각하여 비아홀을 형성하는 단계와,
    상기 제 1층간 절연막에 형성된 비아홀에 식각 방지막을 형성하는 단계와,
    상기 결과물 상에 제 2층간 절연막을 형성하는 단계와,
    상기 제 2층간 절연막 상에 트렌치를 정의하는 제 2포토레지스트 패턴을 형성하는 단계와,
    상기 식각 방지막을 식각 장벽으로 하고 상기 제 2포토레지스트 패턴에 맞추어 상기 제 2층간 절연막을 식각하여 트렌치를 형성하는 단계와,
    상기 결과물의 상기 비아홀에 형성된 식각 방지막을 제거하여 다마신 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다마신 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각 방지막은,
    플라즈마 CVD로 증착된 실리콘 질화물인 것을 특징으로 하는 반도체 소자의다마신 패턴 형성 방법.
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