KR100523655B1 - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents
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Abstract
반도체 소자의 신뢰성을 향상시킬 수 있는 본 발명에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 제 1, 2 절연막을 순차적으로 증착하는 단계와, 제 2 절연막 상부에 제 1 반사 방지막을 형성하는 단계와, 제 1 반사 방지막의 상부에 포토레지스트 패턴을 마스크로 하여 제 1 반사 방지막 및 제 2 절연막을 식각하는 단계와, 식각된 제 1 반사 방지막과 포토레지스트 패턴을 제거하는 단계와, 식각된 제 2 절연막의 상부에 제 3 절연막 및 제 2 반사 방지막을 형성하는 단계와, 2 반사 방지막의 상부에 포토레지스트 패턴을 마스크로 상기 제 2 반사 방지막 및 제 3 절연막을 식각하여 제 3 절연막에 트렌치를 형성하는 단계와, 식각된 제 2 절연막을 식각 마스크로 하여 제 1 절연막을 식각하여 비아홀을 형성하는 단계와, 포토레지스트 패턴과 상기 제 2 반사 방지막을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 반도체 소자의 전기적 특성을 개선시킬 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
이하, 도 1a 내지 도 1e를 참조하여 종래 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성 과정을 설명한다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 가지 요소(기판 또는 하부 메탈)가 형성된 반도체 기판(1) 상에 제 1 질화막(3), 제 1 산화막(5), 제 2 질화막(7) 및 제 2 산화막(9)을 순차 증착시킨 후에 제 1 마스크를 이용하여 제 1 포토레지스트 패턴(30)을 형성한다.
도 1b를 참조하면, 트렌치를 형성하기 위해 제 1 포토레지스트 패턴(30)에 맞추어서 제 2 산화막(9)을 습식 식각으로 패터닝하여 패터닝된 제 2 산화막(9)을 형성한 다음 제 1 포토레지스트 패턴(30)을 제거함으로써, 제 2 산화막(9)에 트렌치(11a)를 형성한다.
도 1c를 참조하면, 도 2의 결과물 상에 유기적(Organic) 제 2 반사 방지막(13)을 형성한 다음 제 2 마스크를 이용하여 제 2 포토레지스트 패턴(40)을 형성한다.
이후, 도 1d를 참조하면, 제 2 포토레지스트 패턴(40)에 맞추어서 반도체 기판(1)이 드러나도록 제 2 반사 방지막(13), 제 2 질화막(7), 제 1 산화막(5) 및 제 1 질화막(3)을 식각하여 비아홀(11b)을 형성한다.
이후, 제 2 포토레지스트 패턴(40)과 제 2 반사 방지막(13)을 제거함으로써, 트렌치(11a) 및 비아홀(11b)로 이루어진 듀얼 다마신 패턴(11)을 형성한다.
도 1e를 참조하면, 듀얼 다마신 패턴(11)이 완전히 매립되도록 전도성 물질을 형성한 다음 제 2 산화막(9)이 드러나도록 화학적 기계적 연마 공정을 실시하여 평탄화시킨 다음 금속 배선(13)을 형성하는데, 이때 듀얼 다마신 패턴(11)이 형성되지 않고 트렌치(11a)만 형성된 영역에 전도성 물질이 매립된다.
여기서, 제 2 반사 방지막(13)은 트렌치(11a)의 프로 파일을 그대로 따라가면서 트렌치(11a)가 형성된 제 2 산화막(9) 상에 형성되기 때문에 제 2 반사 방지막(13)을 제거 시 제대로 제거되지 않고 찌꺼기가 남게 되며, 제거되지 않고 남은 찌꺼기는 소자의 전기적인 특성을 나쁘게 하는 요인이 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 바아홀 및 트렌치 형성 시에 형성되는 반사 방지막을 평탄하게 함으로써, 비아홀 및 트렌치 형성 후 반사 방지막을 용이하게 제거하여 반도체 소자의 전기적 특성을 개선시킬 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제 1, 2 절연막을 순차적으로 증착하는 단계와, 상기 제 2 절연막 상부에 제 1 반사 방지막을 형성하는 단계와, 상기 제 1 반사 방지막의 상부에 포토레지스트 패턴을 마스크로 하여 상기 제 1 반사 방지막 및 제 2 절연막을 식각하는 단계와, 상기 식각된 제 1 반사 방지막과 상기 포토레지스트 패턴을 제거하는 단계와, 상기 식각된 제 2 절연막의 상부에 제 3 절연막 및 제 2 반사 방지막을 형성하는 단계와, 상기 제 2 반사 방지막의 상부에 포토레지스트 패턴을 마스크로 상기 제 2 반사 방지막 및 제 3 절연막을 식각하여 상기 제 3 절연막에 트렌치를 형성하는 단계와, 상기 식각된 제 2 절연막을 식각 마스크로 하여 상기 제 1 절연막을 식각하여 비아홀을 형성하는 단계와, 상기 포토레지스트 패턴과 상기 제 2 반사 방지막을 제거하는 단계를 포함한다.
이하에서 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 과정을 도시한 공정도이다.
도 2a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(100) 상에 제 1, 2, 3 절연막(102, 104, 106)을 순차적으로 증착한다. 이때 제 1 절연막(102)은 질화막, 탄탈륨계 옥사이드 및 알루미늄계 옥사이드들 중 어느 하나를 이용하여 형성시키고, 제 3 절연막(106)은 질화막 또는 SiC를 이용하여 형성시킨다.
이후, 도 2b에 도시된 바와 같이, 제 3 절연막(106)에 제 1 반사 방지막(108)을 형성하고, 제 1 반사 방지막(108)의 상부에 포토레지스트를 도포한 후 제 1 마스크로 사진 및 현상 공정을 실시하여 비아홀 영역을 정의하기 위한 제 1 포토레지스트 패턴(110)을 형성한다. 그 다음으로, 제 1 포토레지스트 패턴(110)에 맞추어서 제 1 반사 방지막(108) 및 제 3 절연막(106)을 식각한 후에 제 1 반사 방지막(108)과 제 1 포토레지스트 패턴(110)을 제거하여 비아홀 영역이 정의된, 즉 패터닝된 제 3 절연막(106a)을 형성한다.
이때, 제 3 절연막(106)에 비아홀 영역을 정의하는 공정은 제 1 포토레지스트 패턴(110)에 맞추어 건식 식각으로 제 1 반사 방지막(108)을 식각함과 더불어 인-시츄(in-situ) 공정으로 제 3 절연막(106)을 식각함으로써, 비아홀 영역이 정의하기 위한 식각된 제 3 절연막(106a)을 형성할 수 있다.
도 2c에 도시된 바와 같이, 식각된 제 3 절연막(106a)의 상부에 제 4 절연막(112) 및 제 2 반사 방지막(114)을 형성하고, 제 2 반사 방지막(114)의 상부에 포토레지스트를 도포한 후 제 2 마스크로 사진 및 현상 공정을 실시하여 제 2 포토레지스트 패턴(116)을 형성한다.
도 2d에 도시된 바와 같이, 제 2 포토레지스트 패턴(116)을 식각 마스크로 제 4 절연막(112)을 식각하여 제 4 절연막(112)에 트렌치(118a)를 형성한다. 이때 제 4 절연막(112)을 제 2 포토레지스트 패턴(116)에 맞추어서 습식 식각으로 식각하거나 제 2 포토레지스트 패턴(116)에 맞추어서 등방성 건식 식각으로 식각함으로써 완만한 경사를 갖는 트렌치(118a)를 형성할 수 있다. 여기서, 제 4 절연막(112)을 등방성 건식 식각 또는 습식 식각으로 식각할 때 식각 엔드포인트(endpoint)는 식각된 제 3 절연막(106a)이다.
도 2e에 도시된 바와 같이, 제 2 포토레지스트 패턴(116)에 맞추어서 비아홀 영역에 매립된 제 4 절연막(112'), 제 2 절연막(104) 및 제 1 절연막(102)을 식각하여 비아홀(118b)을 형성함으로써, 트렌치(118a) 및 비아홀(118b)로 이루어진 듀얼 다마신 패턴(118)을 형성한다. 이때 비아홀(118b)은 제 3 절연막에 형성된 패턴을 식각마스크로 하여 건식 식각으로 제 2 절연막(104) 및 제 1 절연막(102)을 식각하여 형성된다.
이후, 도 2f에 도시된 바와 같이, 제 2 포토레지스트 패턴(116)과 식각된 제 2 반사 방지막(114a)을 제거한 다음 듀얼 다마신 패턴(118)에 전도성 물질을 매립시키고, CMP와 같은 평탄화 과정을 통해 금속 배선(120)을 형성시킨다.
금속 배선 형성 시 평탄화 공정, 즉 CMP 공정에서 CMP 정지막으로는 금속 배선(120) 형성 공정에서 전도성 물질이 증착되기 전에 인-시츄 공정으로 증착되는 배리어 금속막(도시 생략됨)을 이용한다.
이상 설명한 바와 같이, 본 발명은 듀얼 다마신 패턴 중 트렌치의 프로파일을 완만하게 형성하여 반사 방지막의 제거를 용이하게 함으로써, 반도체 소자의 전기적인 특성을 향상시킬 수 있다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 듀얼 다마신 패턴 형성 과정을 도시한 공정 단면도이고,
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 과정을 도시한 공정 단면도이다.
Claims (10)
- 반도체 기판 상에 제 1, 2 절연막을 순차적으로 증착하는 단계와,상기 제 2 절연막 상부에 제 1 반사 방지막을 형성하는 단계와,상기 제 1 반사 방지막의 상부에 포토레지스트 패턴을 마스크로 하여 상기 제 1 반사 방지막 및 제 2 절연막을 식각하는 단계와,상기 식각된 제 1 반사 방지막과 상기 포토레지스트 패턴을 제거하는 단계와,상기 식각된 제 2 절연막의 상부에 제 3 절연막 및 제 2 반사 방지막을 형성하는 단계와,상기 제 2 반사 방지막의 상부에 포토레지스트 패턴을 마스크로 상기 제 2 반사 방지막 및 제 3 절연막을 식각하여 상기 제 3 절연막에 트렌치를 형성하는 단계와,상기 식각된 제 2 절연막을 식각 마스크로 하여 상기 제 1 절연막을 식각하여 비아홀을 형성하는 단계와,상기 포토레지스트 패턴과 상기 제 2 반사 방지막을 제거하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 적어도 한층 이상의 다층구조로 이루어짐을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법
- 제 1 항에 있어서,상기 제 1 절연막은, 질화막인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막은, 탄탈륨계 옥사이드인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막은, 알루미늄계 옥사이드인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 2 항에 있어서,상기 다층구조로 이루어진 제 1 절연막의 하부층은, 상기 반도체 기판에 하부 금속배선이 형성된 경우 상기 하부 금속배선 형성 시에 증착된 상부 반사 방지막인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은, 질화막인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은, SiC를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계는,상기 포토레지스트 패턴에 맞추어서 상기 제 3 절연막을 습식 식각으로 완만한 프로파일을 갖도록 식각하여 상기 트렌치를 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계는,상기 포토레지스트 패턴에 맞추어서 상기 제 3 절연막을 등방성 건식 식각으로 완만한 프로파일을 갖도록 식각하여 상기 트렌치를 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
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| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20110920 Year of fee payment: 7 |
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |