KR20030043025A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기술에 관한 것으로 특히, 비아홀 등의 패턴 사이즈에 관계없이 트렌치 식각시의 공정 마진을 확보하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1전도층 상에 제1절연막과 식각정지막을 차례로 형성하는 단계; 상기 식각정지막과 제1절연막을 선택적으로 식각하여 상기 제1전도층 표면을 노출시키는 홈을 형성하는 단계; 상기 홈의 내벽을 이루는 상기 제1절연막이 소정 각도의 프로파일을 갖도록 하기 위해 상기 제1절연막을 언더컷하는 단계; 상기 홈 내에 보이드를 형성하기 위해 상기 식각정지막을 포함한 전면에 제2절연막을 형성하는 단계; 및 상기 제2절연막을 선택적으로 식각하여 상기 홈 상부에 상기 홈보다 큰 폭을 갖는 트렌치를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼다마신 공정(Dual damascene process)에 의한 다층 배선 형성 방법에 관한 것이다.
최근에, 반도체 소자의 집적도가 증가함에 따라 게이트, 비트라인, 워드라인 및 금속배선 등의 반도체 제조 공정에 이용되는 패턴의 선폭을 노광 공정에 의해 감소시키는데는 한계에 이르러, 이를 개선시키고자 다마신(Damascene) 공정을 적용하고 있다.
일반적으로 다마신 공정은 절연막을 식각하여 트렌치를 형성하고, 트렌치에 배선막을 매립시키는 공정으로, 트렌치 하부에 비아(Via)가 정렬되는 자기정렬 듀얼 다마신 공정(Self-aligned dual damascene etching)이 주로 이용되고 있다.
자기정렬 듀얼 다마신 공정은 절연막을 사진 및 식각으로 식각하여 트렌치(Trench)를 형성하고, 이 트렌치에 텅스텐(W), 알루미늄, 구리 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 기술을 이용하여 제거함으로써처음에 형성한 트렌치 모양으로 배선을 형성하는 기술이다.
이러한 자기정렬 듀얼 다마신 기술은 주로 DRAM 등의 비트 라인(bit line) 또는 워드라인(Wordline), 금속배선 형성에 이용되며, 특히 다층 금속배선에서 상층 금속배선과 하층 금속배선을 접속시키기 위한 비아홀을 동시에 형성할 수 있을뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
도 1a 내지 도 1c는 종래기술에 따른 자기정렬 듀얼 다마신 공정에 의한 다층 금속배선의 형성 공정을 도시한 단면도이다.
먼저 도 1a에 도시된 바와 같이, 층간절연막(12)이 개재된 반도체기판(11)상에 층간절연막(13), 식각정지막(14)을 형성한 후, 식각정지막(14)과 층간절연막(13)을 선택적으로 식각하여 제1금속배선이 형성될 부분을 노출시킨다.
이후, 노출된 부분에 금속배선막을 증착한 후, 평탄화되도록 선택적으로 제거하여 제1금속배선(15)을 형성한 후, 제1금속배선(15)을 포함한 식각정지막(14) 상에 층간절연막(16)을 형성한다.
이어서, 층간절연막(16)상에 식각정지막(17), 층간절연막(18)을 순차적으로 형성한 후, 층간절연막(18)상에 포토레지스트 도포하고 노광 및 현상 공정으로 패터닝하여 비아홀 형성을 위한 마스크를 형성한다.
이어서, 비아홀 마스크를 이용하여 층간절연막(18), 식각정지막(17) 및 층간절연막(16)을 식각함으로써 제1금속배선(15)의 표면을 노출시키는 비아홀(19)을 형성한다.
이어서, 비아홀(19)이 형성된 층간절연막(18)상에 포토레지스트를 도포한 후 노광 및 현상 공정으로 패터닝하여 비아홀의 폭보다 큰 폭, 즉 비아홀(19) 및 층간절연막(18)의 소정 부분을 노출시키는 트렌치 마스크(20)를 형성한다.
계속해서 도 1b에 도시된 바와 같이, 트렌치 마스크(20)를 이용하여 층간절연막(18)을 식각하여 트렌치(21)를 형성한다. 이러한 트렌치(21) 식각시 식각공정은 식각정지막(17)에서 식각이 멈춘다.
다음으로 도 1c에 도시된 바와 같이, 트렌치 마스크(20)를 제거한 후, 전면에 금속막을 증착하고 층간절연막(18)의 표면이 노출될 때까지 전면식각 또는 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함)를 실시하여 트렌치(21) 및 비아홀(19)에 매립되는 제2금속배선(22)을 형성한다. 여기서, 제 2 금속배선(22) 형성시 제1금속배선(15)과의 접속을 위한 비아(22a)가 동시에 형성된다.
한편, 상술한 바와 같은 종래의 금속배선 형성 공정에서는 다음과 같은 문제점이 발생하게 된다.
즉, 층간절연막의 두께가 증가하거나 식각정지막의 두께가 감소하는 경우, 트렌치 식각 단계에서 트렌치 홈의 일부가 언더컷(Under-cut)되는 문제점이 발생하게 되는 바, 이를 극복하기 위해서는 고선택비의 식각공정 조건이 필요로 하나 이 경우에 선택비 개선을 하는데 그 한계가 있고 선택비를 향상하기 위한 조건이 폴리머의 다량 형성이 필요한 관계로 이후 세정 단계에서 비아홀의 통전불량을 초래하기가 쉽다.
또한, 비아홀 형성을 위한 식각정지막으로 질화막을 주로 이용하는데, 이는 트렌치 식각시 비아홀을 제외한 부분에 잔류하는 질화막은 높은 캐패시턴스값을 갖기 때문에 절연막 전체의 캐패시턴스값 상승을 초래하는 문제점이 있으며, 절연막의 두께가 증가할 경우 트렌치 식각시 절연막(산화막)과 질화막과의 낮은 선택비 특성으로 인해 트렌치 모서리 부분에서의 프로파일이 왜곡되는 문제점을 초래한다.
상기한 문제점을 해결하기 위해 반도체 소자를 이루기 위한 하지층 구조를 형성한 다음에 층간절연막과 식각방지막을 증착하고 상부금속과 하부금속간의 상호 통전을 위한 비아홀을 형성한 다음에, 상부 층간절연막을 증착시 비아홀 내부에 보이드(Void) 형성이 용이하도록 하는 공정 조건을 이용하는 방법이 강구되었는 바, 이 경우 비아홀을 제외한 부분에 잔류하는 식각정지층으로 인한 캐패시턴스값 증가를 방지하고, 트렌치 모서리 부분에서의 프로파일 왜곡을 억제하는 효과를 기대할 수 있다.
그러나, 도 2에 도시된 바와 같이, 비아홀이 작은 경우에는 보이드 형성이 용이한 반면, 비아홀이 큰 경우에는 보이드 형성이 어렵게 되는 문제점이 발생하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비아홀 등의 패턴 사이즈에 관계없이 트렌치 식각시의 공정 마진을 확보하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 듀얼다마신 공정에 의한 금속배선의 형성 방법을 도시한 공정 단면도,
도 2는 비아홀 사이즈 감소에 따른 보이드 형성의 곤란함을 도시한 사진,
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 다층구조의 금속배선 형성 공정을 도시한 단면도,
도 4는 층간절연막(40) 증착 후 및 트렌치 형성 후의 단면을 도시한 사진,
도 5는 비아홀 사이즈(0.5㎛, 0.35㎛, 0.25㎛)에 따른 갭필(Gap-fill) 특성을 비교한 사진,
도 6은 비아홀 사이즈(0.5㎛, 0.35㎛, 0.25㎛)에 따른 트렌치 형상을 각각 비교한 사진.
*도면의 주요 부분에 대한 부호의 설명
31 : 기판
32, 33, 36, 40 : 층간절연막
34, 37 : 식각정지막
35 : 제1금속배선
42 : 제2금속배선
42a : 비아
상기의 목적을 달성하기 위한 본 발명은, 제1전도층 상에 제1절연막과 식각정지막을 차례로 형성하는 단계; 상기 식각정지막과 제1절연막을 선택적으로 식각하여 상기 제1전도층 표면을 노출시키는 홈을 형성하는 단계; 상기 홈의 내벽을 이루는 상기 제1절연막이 소정 각도의 프로파일을 갖도록 하기 위해 상기 제1절연막을 언더컷하는 단계; 상기 홈 내에 보이드를 형성하기 위해 상기 식각정지막을 포함한 전면에 제2절연막을 형성하는 단계; 및 상기 제2절연막을 선택적으로 식각하여 상기 홈 상부에 상기 홈보다 큰 폭을 갖는 트렌치를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
바람직하게, 본 발명의 상기 트렌치를 형성하는 단계 후, 상기 제1전도층에 연결되는 연결부를 형성하는 단계; 및 상기 연결부 상에 제2전도층을 형성하는 단계를 더 포함하는 것을 특징으로 하며, 상기 제1 및 제2전도층은 배선을 포함하는 것을 특징으로 하며, 상기 언더컷하는 단계에서 습식세정을 이용하는 것을 특징으로 한다.
본 발명은, 절연막과 식각정지막을 식각하여 비아홀 등의 홈을 형성한 후, 홈의 내벽을 이루는 절연막이 소정 각도의 프로파일을 갖도록 언더컷함으로써 홈의 사이즈에 관계없이 홈 내에 보이드 형성이 용이하도록 하는 것을 기술적 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 다층구조의 금속배선 형성 공정을 도시한 단면도이다.
먼저 도 3a에 도시된 바와 같이, 층간절연막(32)이 개재된 기판(31)상에 층간절연막(33), 식각정지막(34)을 형성한 후, 식각정지막(34)과 층간절연막(33)을 선택적으로 식각하여 배선 등의 전도층이 형성될 부분을 노출시킨다.
이하의 실시예에서는 금속배선 형성 공정을 일예로 하였으므로, 전도층은 금속배선으로, 홈은 비아홀로, 절연막을 층간절연막으로 구체적으로 기재하는 바, 이는 본 발명을 보다 구체적으로 기재하기 위한 것일 뿐, 본 발명을 한정하기 위한 것이 아니다.
이후, 노출된 부분에 금속배선막을 증착하고, 평탄화되도록 선택적으로 제거하여 제1금속배선(35)을 형성한 후, 제1금속배선(35)을 포함한 식각정지막(34)상에 층간절연막(36)을 형성한다.
이어서, 층간절연막(36)상에 식각정지막(37)을 형성하고, 식각정지막(37)상에 포토레지스트를 도포하고 노광 및 현상 공정으로 패터닝하여 비아홀 마스크(38)를 형성한다.
여기서, 식각정지막(34, 37)으로는 PE-질화막(PE-Nitride), SiON, Al2O3등을이용하며, 500Å∼2000Å 정도의 두께로 형성하는 것이 바람직하다. 그리고, 층간절연막(32, 33, 36)은 SOG, PE-산화막, TEOS, HDP-산화막 또는 저유전율을 갖는 절연막을 이용하며, 3000Å∼30000Å 정도의 두께로 형성하는 것이 바람직하다.
이어서, 비아홀 마스크(38)를 식각마스크로 하여 식각정지막(37)과 층간절연막(36)을 식각함으로써, 제1금속배선(35)의 소정 표면을 노출시키는 홈 예컨대, 비아홀(39)을 형성한다.
다음으로 도 3b에 도시된 바와 같이, 비아홀 마스크(38)로 이용된 포토레지스트를 제거하여 식각정지막(37)을 노출시킨 후, 비아홀(39)의 내벽을 이루는 층간절연막(36)이 소정 각도의 프로파일을 갖도록 하기 위해 층간절연막(36)을 언더컷한다.
구체적으로, 50:1 정도로 순수에 희석된 즉, 묽은 불산계 용액을 사용하는 습식세정을 이용하여 층간절연막(36)이 등방적인 프로파일로 식각되도록 하는 바, 0.5분 내지 10분 동안 실시함으로써 제1금속배선(35) 및 식각방지막(34)이 손상되지 않도록 한다.
여기서, 상기 묽은 불산계 용액은 순수에 HF가 7:1 ∼ 300:1의 비율로 혼합된 것을 사용하는 것이 바람직하며, 이 때 건식식각 방법을 통해서도 가능한 바, 불소계 플라즈마를 이용한다.
따라서, 비아홀(39)의 내벽을 이루는 층간절연막(36) 측벽의 프로파일이 수직한 형상이 아닌 소정의 각도를 갖는 곡선 형상이므로 후속 층간절연막 증착시 보이드 등의 형성이 용이해진다.
다음으로 도 3c에 도시된 바와 같이, 식각정지막(37)을 포함한 전면에 층간절연막(40)을 형성한다.
여기서, 층간절연막(40)을 형성할 때, 비아홀(39)에 보이드(B)가 발생되도록 하는데, 이를 위해 보이드 생성이 용이한 절연막, 예컨대 HDP-USG 또는 PE-산화막 등을 이용하며, 그 두께는 3000Å∼30000Å로 하는 것이 바람직하다.
도 5는 비아홀 사이즈(0.5㎛, 0.35㎛, 0.25㎛)에 따른 갭필(Gap-fill) 특성을 비교한 사진으로서, HDP-USG와 PE-TEOS-USG의 층간절연막을 이용하는 경우에 대해 각각 나타내고 있는 바, 본 발명의 공정 적용으로 보이드 형성이 원할하게 이루어짐을 알 수 있다.
계속해서, 층간절연막(40)상에 포토레지스트를 도포하고 노광 및 현상 공정으로 패터닝하여 트렌치를 형성하기 위한 트렌치 마스크(41)를 형성한다.
다음으로 도 3d에 도시된 바와 같이, 트렌치 마스크(41)를 식각마스크로 사용하여 층간절연막(40)을 제거하여 트렌치를 형성하는 바, 이 때 식각공정은 식각정지막(37)에서 멈추도록 식각 조건을 적절히 조절한다.
도 4는 층간절연막(40) 증착 후 및 트렌치 형성 후의 단면을 도시한 사진으로서, 도시된 바와 같이 층간절연막(40) 형성시, 보이드(B)를 생성하였기 때문에, 보이드 크기만큼 식각타겟을 감소시킬 수 있다.
도 6은 비아홀 사이즈(0.5㎛, 0.35㎛, 0.25㎛)에 따른 트렌치 형상을 각각 비교한 사진으로서, HDP-USG와 PE-TEOS-USG의 층간절연막을 이용하는 경우에 대해 각각 나타내고 있는 바, 본 발명의 공정 적용으로 양호한 듀얼다마신 구조의 형성이 이루어짐을 알 수 있다. 다만, HDP-USG의 경우 PTEOS-USG에 비해 좀 더 많은 식각 타겟 성정이 필요하게 된다.
계속해서, 트렌치 마스크(41)를 제거한 후, 전면에 금속막을 증착하고 층간절연막(40)의 표면이 노출될 때까지 전면식각 또는 CMP를 실시하여 트렌치 및 비아홀(39)에 매립되는 제2금속배선(42)을 형성하며, 동시에 제2금속배선(42)과 제1금속배선(35)과의 접속을 위한 비아(42a)를 형성한다.
여기서, 제1금속배선(35)과 제2금속배선(42)을 이루는 금속막은 알루미늄 (Al) 또는 구리(Cu) 등을 포함하거나, 또는 통상 적용되는 금속막이고, 이들 금속막은 화학기상증착법(CVD), 무전해법(Electroless) 또는 물리기상증착법(PVD) 등을 이용하여 증착하는 바, 3000Å∼30000Å 두께로 증착하는 것이 바람직하다..
한편, 제2금속배선(42)을 형성하기 전에, 통상의 확산방지 특성을 위한 막을 포함하는 연결부를 추가로 형성하는 것이 바람직하며, 이 때 TiN, Ti, W, WN 또는 TiW으로 이루어진 그룹으로 부터 선택된 적어도 하나를 이용하여, 1000Å∼5000Å 두께로 증착한다.
상술한 본 발명의 실시예에서는 다층 금속배선의 형성 방법에 대해서 설명하였으나, 본 발명은 듀얼다마신구조를 갖는 워드라인, 비트라인 또는 콘택의 형성 방법 등에 적용할 수 있으며, 층간절연막을 언더컷함으로써, 비아홀 패턴 사이즈에 상관없이 보이드 형성이 가능하여 후속 트렌치 형성 공정에서의 식각 타겟 감소를 기할 수 있어 공정의 안정화를 기할 수 있을 뿐만 아니라 후속 공정에서의 과도 식각에 따른 막 손실을 최소화할 수 있어 소자의 전기적 특성 또한 향상시킬 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 패턴 사이즈에 상관없이 보이드 형성이 가능하여 트렌치 식각시의 식각타겟을 감소시켜 트렌치 식각 공정의 마진을 극대화시킬 수 있어 궁극적으로, 공정의 안정화와 수율 향상을 기할 수 있는 효과를 기대할 수 있다.

Claims (12)

  1. 제1전도층 상에 제1절연막과 식각정지막을 차례로 형성하는 단계;
    상기 식각정지막과 제1절연막을 선택적으로 식각하여 상기 제1전도층 표면을 노출시키는 홈을 형성하는 단계;
    상기 홈의 내벽을 이루는 상기 제1절연막이 소정 각도의 프로파일을 갖도록 하기 위해 상기 제1절연막을 언더컷하는 단계;
    상기 홈 내에 보이드를 형성하기 위해 상기 식각정지막을 포함한 전면에 제2절연막을 형성하는 단계; 및
    상기 제2절연막을 선택적으로 식각하여 상기 홈 상부에 상기 홈보다 큰 폭을 갖는 트렌치를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에
    상기 트렌치를 형성하는 단계 후,
    상기 제1전도층에 연결되는 연결부를 형성하는 단계; 및
    상기 연결부 상에 제2전도층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2전도층은 배선을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 언더컷하는 단계에서 습식세정을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 습식세정시 묽은 불산계 용액을 사용하여 0.5분 내지 10분 동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 묽은 불산계 용액은 순수에 HF가 7:1 내지 300:1의 비율로 혼합된 것을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 언더컷하는 단계에서 불소계 플라즈마 이용한 건식식각을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 제2절연막을 형성하는 단계에서,
    상기 제2절연막을 HDP-USG 또는 PE-산화막을 포함하여, 3000Å∼30000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 제1절연막을 SOG, PE-산화막, TEOS, HDP 산화막 또는 저유전율막 중 어느 하나를 포함하여, 3000Å∼30000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 1 항에 있어서,
    상기 식각정지막을 PE-질화막, SiON 또는 Al2O3중 어느 하나를 포함하여, 500Å∼2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제1, 제2전도층을 Al 또는 Cu를 포함하여, 화학기상증착법, 무기전해법 또는 물리기상증착법 중 어느 하나의 증착법을 사용하여 3000Å∼30000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 2 항에 있어서,
    상기 연결부를 TiN, Ti, W, WN 및 TiW으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하여, 1000Å∼5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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