KR20020076810A - 반도체소자의 구리 배선 제조방법 - Google Patents
반도체소자의 구리 배선 제조방법 Download PDFInfo
- Publication number
- KR20020076810A KR20020076810A KR1020010016941A KR20010016941A KR20020076810A KR 20020076810 A KR20020076810 A KR 20020076810A KR 1020010016941 A KR1020010016941 A KR 1020010016941A KR 20010016941 A KR20010016941 A KR 20010016941A KR 20020076810 A KR20020076810 A KR 20020076810A
- Authority
- KR
- South Korea
- Prior art keywords
- copper
- film
- trench
- tungsten
- diffusion barrier
- Prior art date
Links
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 85
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 85
- 239000010949 copper Substances 0.000 title claims abstract description 85
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 claims abstract description 43
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 43
- 239000010937 tungsten Substances 0.000 claims abstract description 43
- 239000010410 layer Substances 0.000 claims abstract description 27
- 230000004888 barrier function Effects 0.000 claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 238000005498 polishing Methods 0.000 claims abstract description 9
- 239000000126 substance Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000007517 polishing process Methods 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자의 구리 배선 제조방법에 관한 것으로, 다마신(damascene)방법으로 구리배선을 형성하는 경우 하부층의 토폴로지가 그대로 전사되도록 구리막을 형성하고, 상기 구리막 상부에 텅스텐막을 형성하여 평탄화시킨 후 상기 텅스텐막을 식각하면 구리배선이 형성되는 부분에 텅스텐막 패턴이 자기정렬적으로 형성되므로, 상기 텅스텐막 패턴을 하드마스크로 사용한 화학적 기계적 연마공정을 실시하여 구리배선을 형성함으로써 미스얼라인(misalignment) 및 디싱(dishing) 현상이 발생하는 것을 방지하여 전기 전도성이 안정된 구리배선을 형성할 수 있고, 그에 따른 소자의 동작 특성 및 공정 수율을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체소자의 구리 배선 제조방법에 관한 것으로서, 보다 상세하게 다마신방법으로 구리배선을 형성하는 공정에서 구리막에 대한 화학적 기계적 연마공정 시 상기 구리배선의 중심부가 함몰하는 디싱(dishing)현상이 발생하는 것을 방지하여 구리배선의 전기적 특성 및 신뢰성을 향상시키는 반도체소자의 구리 배선 제조방법에 관한 것이다.
집적회로에서 소자와의 접촉, 소자간의 연결, 칩과 외부회로와의 연결기능을 갖는 금속배선을 형성시키는 공정은 반도체소자의 동작 속도 및 신뢰성에 큰 영향을 미친다.
최근 들어 반도체 제조 기술의 발전과 더불어 금속배선 공정에 있어서의 미세화로 인하여 소자의 크기가 감소되고, 이에 대응하는 전기적 성능 및 신뢰성을 갖는 배선재료 및 공정 기술에 대한 요구가 증대하고 있다. 현재 배선재료로 알루미늄을 주원료로 하는 합금 및 구리가 사용되거나 연구 중에 있으며, 스텝 커버리지(step coverage) 특성이 우수한 MOCVD(metal organic chemical vapor deposition)법에 대한 연구가 활발히 이루어지고 있다.
지금까지 반도체 회로의 금속배선 재료는 주로 알루미늄 소재를 사용해 왔다. 그러나, 상기 알루미늄은 기가 DRAM(giga DRAM) 이상에서 사용하기에는 저항이 높고 선폭을 줄이는데 한계가 있다. 따라서, 이를 해결하기 위하여 기판 표면의 산소와 질소 성분의 함량을 낮추면서 플라즈마 전처리 공정을 통해 초전도성을 갖는 구리의 증착 속도를 크게 개선하였다.
그러나, 상기 구리는 식각하기 어려운 단점이 있다. 이를 해결하기 위하여 구리배선으로 예정되는 부분의 층간절연막을 식각하여 트렌치(trench)를 형성하고, 구리막을 매립한 다음, 상기 구리막을 화학적 기계적 연마(chemical mechanicalpolishing, 이하 CMP 라 함)방법으로 평탄화시켜 구리배선을 형성하는 다마신(damascene) 방법을 사용하였다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조공정에서 구리막의 CMP방법에 대하여 설명한다.
도 1a 내지 도 1e 는 종래기술에 따른 다마신방법에 의한 금속배선 콘택 제조방법을 도시하는 공정 단면도이다.
먼저, 소정의 하부 구조물이 구비되는 반도체기판(10) 상부에 제1층간절연막(12)을 형성한다.
다음, 금속배선 콘택으로 예정되는 부분에 접속되는 금속배선 콘택플러그를 형성한다.
그 다음, 전체표면 상부에 금속배선으로 예정되는 부분을 노출시키는 트렌치(16)가 구비된 제2층간절연막(14)을 형성한다. (도 1a 참조)
다음, 전체표면 상부에 Ti/TiN막을 이용하여 확산방지막(18)을 형성한다.
그 다음, 상기 확산방지막(18) 상부에 구리막(20)을 형성하여 상기 트렌치(16)를 매립시킨다. 이때, 상기 구리막(20)이 형성되는 초기 기간 동안 상기 트렌치(16)가 형성된 부분과 상기 제2층간절연막(14)이 형성되어 있는 부분에 토폴로지 'u'가 형성된다. 이는 상기 토폴로지 'u'는 상기 구리막(20)의 증착 시 평탄화 특성이 열악하기 때문에 형성된다. (도 1b 참조)
다음, 상기 구리막(20)이 원하는 두께만큼 두껍게 형성된 후에는 상기 토폴로지 'u'가 완화된다. 상기 토폴로지 'u'를 완화시킬 수 있는 구리막(20)의 두께는트렌치(16)의 폭 및 깊이에 따라 달라질 수 있다. (도 1c 참조)
그 다음, CMP방법으로 금속배선으로 예정되는 부분을 제외한 부분의 상기 구리막(20)과 확산방지막(18)을 제거하여, 상기 트렌치(16) 내부에 확산방지막패턴(21)과 구리배선(23)을 형성한다. 이때, 상기 CMP 공정 시 상기 구리막(20)을 제거하는 동안에는 상기 구리막(20)의 표면이 평탄한 상태를 유지하지만, 상기 확산방지막(18)이 드러난 이후에는 디싱(dishing) 현상에 의해 구리배선(23)의 중심부가 'v'부분과 같이 함몰된다. (도 1d, 도 1e 참조)
상기한 바와 같이 종래기술에 따른 반도체소자의 구리 배선 제조방법은, 다마신 방법을 이용하여 금속배선을 형성하는 공정 시 구리막과 확산방지막인 Ti/TiN막 간에 연마 속도 차이 때문에 트렌치 내에 형성되는 구리배선에 디싱 현상이 발생하여 후속 공정의 진행을 어렵게 하고, 구리배선의 전기적 특성을 저하시키며 그에 따른 소자의 공정 수율 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 하부 구조가 그대로 드러나도록 구리막을 증착하고 상기 구리막 상부에 상기 구리막과 연마속도가 다른 텅스텐막을 증착하여 평탄화시킨 다음, 상기 텅스텐막을 식각하여 구리배선이 형성될 부분에 자기정렬이 되도록 텅스텐막패턴을 형성한 후 상기 텅스텐막패턴을 하드마스크로 사용하는 CMP공정으로 상기 구리막을 제거하여 구리배선을 형성함으로써 상기 텅스텐막패턴에 의해 구리배선이 미스얼라인먼트(misalignment)되는 것과 구리배선에 디싱현상이 발생하는 것을 방지하여 안정한 전기적 특성을 갖는 구리배선을 형성할 수 있는 반도체소자의 구리 배선 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래기술에 따른 다마신방법에 의한 금속배선 제조방법을 도시하는 공정 단면도.
도 2a 내지 도 2f 는 본 발명에 따른 다마신방법에 의한 금속배선 제조방법을 도시하는 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 100 : 반도체기판 12, 102 : 제1층간절연막
14, 104 : 제2층간절연막 16, 106 : 트렌치
18, 108 : 확산방지막 20, 110 : 구리막
21, 114 : 확산방지막패턴 23, 116 : 구리배선
111 : 텅스텐막패턴 112 : 텅스텐막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 구리 배선 제조방법은,
반도체기판 상부에 금속배선 콘택플러그가 구비되는 제1층간절연막을 형성하는 공정과,
전체표면 상부에 상기 금속배선 콘택플러그와 금속배선으로 예정되는 부분을 노출시키는 트렌치가 구비되는 제2층간절연막을 형성하는 공정과,
전체표면 상부에 확산방지막을 형성하는 공정과,
상기 확산방지막 상부에 구리막을 형성하여 상기 트렌치를 매립시키되, 상기 구리막은 하부구조대로 토폴로지가 형성되도록 형성하는 공정과,
상기 구리막 상부에 텅스텐막을 형성하여 평탄화하는 공정과,
상기 텅스텐막에서 구리배선으로 예정되는 부분을 제외한 부분을 제거하여 상기 트렌치 상에 형성되는 토폴로지에 텅스텐막패턴을 자기정렬적으로 형성하는 공정과,
상기 텅스텐막패턴을 하드마스크로 사용한 화학적 기계적 연마공정으로 상기 텅스텐막패턴과 구리막 및 확산방지막을 제거하여 상기 트렌치 내에 평탄한 확산방지막패턴과 구리배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명에 따른 다마신방법에 의한 금속배선 제조방법을 도시하는 공정 단면도이다.
먼저, 반도체기판(100) 상부에 소정의 하부구조물을 형성하고, 전체표면 상부에 제1층간절연막(102)을 형성한다.
다음, 금속배선 콘택으로 예정되는 부분에 접속되는 금속배선 콘택 플러그(도시안됨)를 형성한다.
그 다음, 전체표면 상부에 제2층간절연막(104)을 형성한다.
다음, 상기 제2층간절연막(104)을 식각하여 금속배선으로 예정되는 동시에 상기 금속배선 콘택을 노출시키는 트렌치(106)를 형성한다.
그 다음, 전체표면 상부에 Ti/TiN막을 소정 두께 형성하여 확산방지막(108)을 형성한다.
다음, 상기 확산방지막(108) 상부에 구리막(110)을 증착하여 상기 트렌치(106)를 매립시킨다. 이때, 상기 구리막(110)은 상기 트렌치(106)가 충분히 매립될 정도의 두께로 형성되고, 하부 구조 그대로 상기 구리막(110)의 표면에 토폴로지 'x'가 형성된다. (도 2b 참조)
그 다음, 상기 구리막(110) 상부에 텅스텐막(112)을 증착하여 평탄화시킨다. 이때, 상기 텅스텐막(112)은 증착공정 시 상기 구리막(110)에 비하여 평탄화 특성이 우수하여 토폴로지를 없앨 수 있다. (도 2c 참조)
다음, CMP공정 또는 SF6가스를 활성화시킨 플라즈마를 이용하여 구리배선이형성될 부분을 제외한 상기 텅스텐막(112)을 제거하여 텅스텐막패턴(111)을 형성한다. 이때, 상기 텅스텐막패턴(111)은 구리배선이 형성될 트렌치(106) 상의 토폴로지를 따라 자기정렬(self aligned)되어 있다. (도 2d 참조)
그 다음, 상기 텅스텐막패턴(111)을 하드마스크로 사용한 CMP공정으로 상기 구리막(110)을 제거한다. 이때, 상기 CMP공정으로 상기 텅스텐막패턴(111)과 구리막(110)이 동시에 제거된다.
그리고, 상기 CMP공정은 상기 텅스텐막(112)의 연마속도보다 상기 구리막(110)의 연마속도를 빠르게 하는 연마제를 이용하여 실시한다. 이때, 상기 텅스텐막패턴(111)에 비해 구리막(110)의 연마속도가 빠르기 때문에 CMP공정 후 상기 구리막(110)의 토폴로지가 'y'처럼 역전되어 형성된다. (도 2e 참조)
그 다음, 상기 CMP공정을 상기 구리막(110) 및 확산방지막(108)이 완전히 제거되어 상기 제2층간절연막(106)이 노출될 때까지 실시하여 상기 트렌치(106) 내에 확산방지막패턴(114)과 구리배선(116)을 형성한다. (도 2f 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 구리 배선 제조방법은, 다마신방법으로 구리배선을 형성하는 경우 하부층의 토폴로지가 그대로 전사되도록 구리막을 형성하고, 상기 구리막 상부에 텅스텐막을 형성하여 평탄화시킨 후 상기 텅스텐막을 식각하면 구리배선이 형성되는 부분에 텅스텐막 패턴이 자기정렬적으로 형성되므로, 상기 텅스텐막 패턴을 하드마스크로 사용한 화학적 기계적 연마공정을 실시하여 구리배선을 형성함으로써 미스얼라인먼트 및 디싱 현상이 발생하는 것을 방지하여 전기 전도성이 안정된 구리배선을 형성할 수 있고, 그에 따른 소자의 동작 특성 및 공정 수율을 향상시킬 수 있는 이점이 있다.
Claims (6)
- 반도체기판 상부에 금속배선 콘택플러그가 구비되는 제1층간절연막을 형성하는 공정과,전체표면 상부에 상기 금속배선 콘택플러그와 금속배선으로 예정되는 부분을 노출시키는 트렌치가 구비되는 제2층간절연막을 형성하는 공정과,전체표면 상부에 확산방지막을 형성하는 공정과,상기 확산방지막 상부에 구리막을 형성하여 상기 트렌치를 매립시키되, 상기 구리막은 하부구조대로 토폴로지가 형성되도록 형성하는 공정과,상기 구리막 상부에 텅스텐막을 형성하여 평탄화하는 공정과,상기 텅스텐막에서 구리배선으로 예정되는 부분을 제외한 부분을 제거하여 상기 트렌치 상에 형성되는 토폴로지에 텅스텐막패턴을 자기정렬적으로 형성하는 공정과,상기 텅스텐막패턴을 하드마스크로 사용한 화학적 기계적 연마공정으로 상기 텅스텐막패턴과 구리막 및 확산방지막을 제거하여 상기 트렌치 내에 평탄한 확산방지막패턴과 구리배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 구리 배선 제조방법.
- 제 1 항에 있어서,상기 확산방지막은 Ti/TiN막으로 형성되는 것을 특징으로 하는 반도체소자의구리 배선 제조방법.
- 제 1 항에 있어서,상기 텅스텐막패턴은 화학적 기계적 연마공정으로 상기 텅스텐막을 제거하여 형성되는 것을 특징으로 하는 반도체소자의 구리 배선 제조방법.
- 제 1 항에 있어서,상기 텅스텐막패턴은 SF6가스를 활성화시킨 플라즈마를 이용하여 상기 텅스텐막을 식각하여 형성되는 것을 특징으로 하는 반도체소자의 구리 배선 제조방법.
- 제 1 항에 있어서,상기 화학적 기계적 연마공정은 상기 텅스텐막의 연마속도보다 상기 구리막의 연마속도를 빠르게 하는 연마제를 이용하여 실시되는 것을 특징으로 하는 반도체소자의 구리 배선 제조방법.
- 제 1 항에 있어서,상기 화학적 기계적 연마공정에서 상기 텅스텐막패턴이 완전히 제거될 때 상기 구리막의 토폴로지는 상기 트렌치 상의 토폴로지에 매립되는 텅스텐막패턴의 토폴로지에 역전된 형상으로 형성되는 것을 특징으로 하는 반도체소자의 구리 배선제조방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0016941A KR100419021B1 (ko) | 2001-03-30 | 2001-03-30 | 반도체소자의 구리 배선 제조방법 |
US10/103,847 US20020142582A1 (en) | 2001-03-30 | 2002-03-25 | Method for forming copper lines for semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0016941A KR100419021B1 (ko) | 2001-03-30 | 2001-03-30 | 반도체소자의 구리 배선 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020076810A true KR20020076810A (ko) | 2002-10-11 |
KR100419021B1 KR100419021B1 (ko) | 2004-02-19 |
Family
ID=19707647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0016941A KR100419021B1 (ko) | 2001-03-30 | 2001-03-30 | 반도체소자의 구리 배선 제조방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20020142582A1 (ko) |
KR (1) | KR100419021B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7282451B2 (en) | 2005-08-31 | 2007-10-16 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having metal interconnect layers therein |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7662714B2 (en) * | 2005-10-05 | 2010-02-16 | Dongbu Electronics Co., Ltd. | Method for forming metal line of semiconductor device |
KR20080088987A (ko) * | 2007-03-30 | 2008-10-06 | 주식회사 하이닉스반도체 | 반도체 소자의 절연막 평탄화 방법 |
US7955964B2 (en) * | 2008-05-14 | 2011-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dishing-free gap-filling with multiple CMPs |
US9608119B2 (en) | 2010-03-02 | 2017-03-28 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
KR101712628B1 (ko) * | 2010-05-03 | 2017-03-06 | 삼성전자 주식회사 | 가변 콘택을 포함한 반도체 소자 |
US20120264300A1 (en) * | 2011-04-13 | 2012-10-18 | Nanya Technology Corporation | Method of fabricating semiconductor component |
JP5746601B2 (ja) * | 2011-11-24 | 2015-07-08 | 株式会社東芝 | 半導体発光素子 |
US9761526B2 (en) | 2016-02-03 | 2017-09-12 | Globalfoundries Inc. | Interconnect structure having tungsten contact copper wiring |
CN108695235B (zh) * | 2017-04-05 | 2019-08-13 | 联华电子股份有限公司 | 改善钨金属层蚀刻微负载的方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10189592A (ja) * | 1996-12-25 | 1998-07-21 | Nippon Steel Corp | 半導体装置の製造方法 |
KR19980065748A (ko) * | 1997-01-14 | 1998-10-15 | 김광호 | 반도체 소자의 금속 배선 형성방법 |
JPH10268900A (ja) * | 1997-03-26 | 1998-10-09 | Oki Micro Design Miyazaki:Kk | 音声記録再生装置 |
US6150269A (en) * | 1998-09-11 | 2000-11-21 | Chartered Semiconductor Manufacturing Company, Ltd. | Copper interconnect patterning |
US6069082A (en) * | 1998-10-13 | 2000-05-30 | Chartered Semiconductor Manufacturing Ltd. | Method to prevent dishing in damascene CMP process |
JP2000306912A (ja) * | 1999-04-23 | 2000-11-02 | Ulvac Japan Ltd | 金属薄膜形成法 |
JP2000357675A (ja) * | 1999-05-20 | 2000-12-26 | Texas Instr Inc <Ti> | ディッシング及びエロージョンを低減させるための銅cmp方法 |
-
2001
- 2001-03-30 KR KR10-2001-0016941A patent/KR100419021B1/ko not_active IP Right Cessation
-
2002
- 2002-03-25 US US10/103,847 patent/US20020142582A1/en not_active Abandoned
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7282451B2 (en) | 2005-08-31 | 2007-10-16 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having metal interconnect layers therein |
Also Published As
Publication number | Publication date |
---|---|
US20020142582A1 (en) | 2002-10-03 |
KR100419021B1 (ko) | 2004-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6821879B2 (en) | Copper interconnect by immersion/electroless plating in dual damascene process | |
KR100219508B1 (ko) | 반도체장치의 금속배선층 형성방법 | |
KR100419021B1 (ko) | 반도체소자의 구리 배선 제조방법 | |
KR20040052353A (ko) | 반도체 소자 제조방법 | |
US6258709B1 (en) | Formation of electrical interconnect lines by selective metal etch | |
KR20020056010A (ko) | 반도체 소자의 금속배선 형성방법 | |
JP3415081B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
US20060226549A1 (en) | Semiconductor device and fabricating method thereof | |
KR20090024854A (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
KR100421278B1 (ko) | 반도체소자의 제조방법 | |
KR100578223B1 (ko) | 반도체소자의 듀얼대머신 형성방법 | |
KR100470923B1 (ko) | 반도체장치의금속배선형성방법 | |
KR100410811B1 (ko) | 반도체장치의다층금속배선형성방법 | |
KR0172726B1 (ko) | 반도체 소자의 다층금속배선 형성방법 | |
KR100435784B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
KR100269662B1 (ko) | 반도체 장치의 도전체 플러그 형성 방법 | |
KR100396687B1 (ko) | 반도채장치의금속배선형성방법 | |
KR100458589B1 (ko) | 반도체 소자 제조 방법 | |
KR100443795B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
KR100784105B1 (ko) | 반도체 소자의 제조 방법 | |
KR20040002011A (ko) | 반도체 소자의 금속배선 형성방법 | |
KR20010061033A (ko) | 반도체소자의 제조방법 | |
KR20040058944A (ko) | 반도체 소자의 제조 방법 | |
KR20000042001A (ko) | 반도체소자의 금속배선층 형성방법 | |
KR20000027705A (ko) | 반도체 소자의 금속 플러그 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |