KR101712628B1 - 가변 콘택을 포함한 반도체 소자 - Google Patents

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Abstract

본 발명의 사상은 콘택을 형성할 영역의 사이즈에 따라 콘택의 사이즈를 가변함으로써, 콘택 저항을 낮출 수 있는 가변 콘택을 포함한 반도체 소자, 그 가변 콘택 형성방법 및 그 반도체 소자 포함한 전기전자장치를 제공한다. 그 반도체 소자는 기판 상에 형성된 하부 도전 영역; 상기 하부 도전 영역 상에 형성된 적어도 1개의 절연층; 상기 절연층 상에 형성된 상부 도전 영역; 및 상기 하부 도전 영역 및 상부 도전 영역을 연결하고, 상기 하부 도전 영역 및 상부 도전 영역이 오버랩되는 영역의 제1 방향의 길이에 따라, 상기 제1 방향의 수평 단면 폭이 가변되는 가변 콘택;을 포함한다.

Description

가변 콘택을 포함한 반도체 소자{Semiconductor device comprising variable contact}
본 발명은 반도체 소자에 관한 것으로, 특히 상부 및 하부 도전 영역 간을 연결하는 콘택을 포함한 반도체 소자 및 그 콘택 형성 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 소자의 전반적인 선폭(CD: Critical Dimension) 간격이 좁아지고 있고, 그에 따라 콘택 또는 비아의 사이즈도 작아지고 있는 추세이다. 이로 인해 소자의 저항, 특히 콘택 저항 증가에 의해 소자의 동작 특성이 저하되는 문제점이 있다.
예컨대, 반도체 소자 또는 칩에서 메탈 배선 시, 하부 층과 상부 층을 연결하기 위해 콘택(contact) 또는 비아(via)가 이용되고 있다. 그러나 이러한 콘택 또는 비아의 저항이 메탈 배선에 비해 큰 값을 갖기 때문에 기생 저항에 의한 회로 특성 저하가 발생한다. 또한, 작은 수의 콘택 또는 비아는 기생 저항 증가뿐만 아니라 콘택이나 비아 오픈에 의한 수율 저하 문제도 발생시킨다.
본 발명이 사상이 해결하고자 하는 과제는 콘택을 형성할 영역의 사이즈에 따라 콘택의 사이즈를 가변함으로써, 콘택 저항을 낮출 수 있는 가변 콘택을 포함한 반도체 소자, 그 가변 콘택 형성방법 및 그 반도체 소자 포함한 전기전자장치를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 사상은 기판 상에 형성된 하부 도전 영역; 상기 하부 도전 영역 상에 형성된 적어도 1개의 절연층; 상기 절연층 상에 형성된 상부 도전 영역; 및 상기 하부 도전 영역 및 상부 도전 영역을 연결하고, 상기 하부 도전 영역 및 상부 도전 영역이 오버랩되는 영역의 제1 방향의 길이에 따라, 상기 제1 방향의 수평 단면 폭이 가변되는 가변 콘택;을 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 방향의 길이가 1개의 콘택을 형성하기 위해 요구되는 길이보다는 크고, 2개의 콘택을 형성하기 위해 요구되는 길이보다는 작은 경우에, 상기 가변 콘택은 1개 형성되며, 상기 가변 콘택의 상기 수평 단면 폭은 1개의 콘택의 수평 단면 폭보다 크거나 같고, 2개의 콘택 간의 간격과 2개 콘택 각각의 수평 단면 폭의 합보다는 작을 수 있다.
예컨대, 상기 제1 방향의 길이를 A라고 하고, 상기 제1 방향에 수직인 상기 오버랩되는 영역의 경계 라인으로부터 상기 콘택이 유지되어야 할 길이를 D라고 하며, 상기 콘택의 상기 제1 방향의 수평 단면 폭을 B라고 하며, 상기 콘택이 2개 이상 형성되는 경우, 상기 콘택 간에 유지되어야 간격 길이를 C라고 할 때, 상기 가변 콘택의 상기 수평 단면 폭은 상기 B 보다는 크거나 같고, 2*B + C 보다는 작을 수 있다. 한편, 상기 가변 콘택의 최소 수평 단면 폭은 1.5*B 내지 2*B로 제한될 수 있다.
또한, 상기 가변 콘택의 상기 수평 단면 폭은, 상기 A가 2*B + 2*D + C 보다 크거나 같은 경우, 상기 가변 콘택은 2개가 형성되고, 상기 가변 콘택의 상기 수평 단면 폭은 B가 되며, 상기 A가 B + 2*D보다 크거나 같은 경우, 상기 가변 콘택은 1개가 형성되고, 상기 가변 콘택의 상기 수평 단면 폭은 A - 2*D가 될 수 있다.
본 발명의 사상은 또한 상기 과제를 해결하기 위하여, 데이터가 입출력되는 입출력부; 상기 데이터를 수신하고 송신하는 인터페이스부; 상기 데이터가 저장되는 메모리부; 상기 입출력부, 인터페이스 및 반도체 소자를 제어하는 제어부; 및 상기 입출력부, 인터페이스부, 반도체 소자 및 제어부 사이에서 데이터 및 명령 전송을 수행하는 버스;를 포함하고, 상기 인터페이스부, 메모리부, 및 제어부 중 적어도 하나는 상기 제1 항의 반도체 소자로 형성된 것을 특징으로 하는 전기전자장치를 제공한다.
더 나아가 본 발명의 사상은 상기 과제를 해결하기 위하여, 기판 상에 하부 도전 영역을 형성하는 단계; 상기 하부 도전 영역 상에 적어도 1개의 절연층을 형성하는 단계; 상기 절연층 상에 상부 도전 영역을 형성하는 단계; 상기 하부 도전 영역 및 상부 도전 영역이 오버랩되는 영역의 제1 방향의 길이에 기초하여, 상기 하부 도전 영역 및 상부 도전 영역을 연결하는 콘택에 대한 상기 제1 방향의 수평 단면 폭을 계산하는 단계; 및 상기 수평 단면 폭에 기초하여 상기 하부 도전 영역 및 상부 도전 영역을 연결하는 가변 콘택을 형성하는 단계;를 포함하는 가변 콘택 형성방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 방향의 길이를 A라고 하고, 상기 제1 방향에 수직인 상기 오버랩되는 영역의 경계 라인으로부터 상기 콘택이 유지되어야 할 길이를 D라고 하며, 상기 콘택의 상기 제1 방향의 수평 단면 폭을 B라고 하며, 상기 콘택이 2개 이상 형성되는 경우, 상기 콘택 간에 유지되어야 간격 길이를 C라고 할 때, 상기 가변 콘택의 상기 수평 단면 폭은 상기 B 보다는 크거나 같고 2*B + C 보다는 작은 가변 값을 가질 수 있다. 또한, 상기 수평 단면 폭을 계산하는 단계는, 상기 A를 계산하는 단계; 상기 A가 2*B + 2*D + C 보다 크거나 같은지 판단하는 제1 판단 단계; 및 크거나 같지 않은 경우에 상기 A가 B + 2*D보다 크거나 같은지 판단하는 제2 판단 단계;를 포함하고, 상기 제1 판단 단계에서, 크거나 같은 경우에 상기 가변 콘택의 수평 단면 폭은 B가 되며, 2개의 가변 콘택을 형성하며, 상기 제2 판단 단계에서, 크거나 같은 경우에 상기 가변 콘택의 수평 단면 폭은 A - 2*D가 되며, 하나의 가변 콘택을 형성할 수 있다. 이러한 상기 제1 판단 단계 및 제2 판단 단계, 그리고 판단 결과에 따른 상기 수평 단면의 폭은 컴퓨터 프로그램을 통해 자동 계산될 수 있다.
본 발명의 사상에 따른 가변 콘택을 포함한 반도체 소자, 그 가변 콘택 형성방법 및 그 반도체 소자 포함한 전기전자장치는 상부 및 하부 도전 영역이 오버랩되는 영역의 크기에 따라 가변적인 사이즈를 갖는 가변 콘택을 형성함으로써, 기존 콘택에 비해 저항을 1/2 이하로 감소시킬 수 있다. 이에 따라, IC 특성을 개선할 수 있으며, 작은 사이즈로도 기존 콘택들보다 우수한 특성을 가지게 됨에 따라, 생산 단가도 현저히 낮출 수 있다.
또한, 가변 콘택의 폭들이 주어진 면적에 대하여 컴퓨터 프로그램을 통해 자동으로 계산되게 함으로써, 활용의 폭을 넓일 수 있다.
도 1은 콘택의 사이즈 계산에 적용될 수 있는 룰(rule)을 설명하기 위한 반도체 소자에 대한 평면도이다.
도 2는 콘택이 형성되어야 할 영역의 면적에 따른 콘택의 사이즈 계산에 적용될 수 있는 룰(rule)을 설명하기 위한 평면도이다.
도 3은 도 2의 반도체 소자의 I-I 부분을 절단하여 보여주는 단면도이다.
도 4는 본 발명의 일 실시예들에 따른 가변 콘택을 포함한 반도체 소자에 대한 평면도이다.
도 5는 도 4의 반도체 소자의 Ⅱ-Ⅱ 부분을 절단하여 보여주는 단면도이다.
도 6은 3개의 콘택이 형성될 수 있는 영역의 면적에 따른 콘택의 사이즈 계산에 적용될 수 있는 룰(rule)을 설명하기 위한 평면도이다.
도 7은 본 발명의 일 실시예들에 따른 가변 콘택을 포함한 반도체 소자에 대한 평면도이다.
도 8은 도 7은 반도체 소자의 Ⅲ-Ⅲ 부분을 절단하여 보여주는 단면도이다.
도 9는 본 발명의 일 실시예들에 따른 가변 콘택을 포함한 반도체 소자에 대한 평면도이다.
도 10은 본 발명의 일 실시예들에 따른 반도체 소자 포함한 전기전자장치에 대한 블럭 구조도이다.
도 11은 본 발명의 일 실시예들에 따른 가변 콘택 형성방법을 형성하는 방법을 보여주는 흐름도이다.
도 12는 도 11의 가변 콘택에 대한 수평 단면 폭 계산 단계를 좀더 상세하게 보여주는 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 콘택의 사이즈 계산에 적용될 수 있는 룰(rule)을 설명하기 위한 반도체 소자에 대한 평면도이다.
콘택 또는 비아(이하, '콘택'으로 통칭한다)는 일부 가드링(guardring)과 같은 부분적인 곳에서는 바(bar) 타입으로 가로나 세로 변 어느 하나를 고정하고 다른 변은 길게 형성하는 구조가 존재하지만, 일반적으로는 트랜지스터나 메탈 넷 커넥션(metal net connection) 시 등에서는 가로나 세로 변 모두 고정된 값을 갖는 사각형(square) 타입의 구조가 사용된다.
도 1은 일반적으로 사용되는 콘택 구조에서, 제한된 영역 내에서 형성될 수 있는 콘택(15)의 사이즈에 대한 룰을 보여준다. 예컨대, 콘택(15)의 수평 단면의 가로 변의 길이는 B, 그리고 세로 변의 길이가 B'로 고정된 경우, 콘택(15) 간의 거리는 C를 유지해야 하며, 또한 영역의 에지(E)로부터는 D 또는 D'를 유지해야 한다. 한편, 에지(E)로부터 D보다 작은 F의 거리를 유지하는 경우도 있는데, 이러한 경우는 도시된 바와 같이 콘택(25)이 라인 형태의 좁은 영역에 형성되어야 하는 예외적인 경우이다.
전술한 같은 룰을 가지고 해당 영역에 콘택들이 다수 개 형성될 수 있다. 예컨대, 도면상 제1 상부 도전영역(10) 상에 6개의 콘택(15)이 형성되며, 제2 상부 도전영역(20)에는 2개의 콘택(25)이 형성됨을 알 수 있다. 제1 상부 도전영역(10)에 형성된 콘택(15)은 그 하부에 위치하는 다른 도전영역들로 연결되며, 제2 상부 도전영역(20)에 형성된 콘택(25) 역시 제2 상부 도전영역(20)의 하부로 형성된 다른 도전영역으로 연결될 수 있다. 여기서, 도전영역은 메탈 라인과 같은 배선 층이 될 수도 있고, 소스/드레인 등과 같은 불순물 영역 등과 같이 도전성을 갖는 모든 영역이 해당 될 수 있다.
도 2는 콘택이 형성되어야 할 영역의 면적에 따른 콘택의 사이즈 계산에 적용될 수 있는 룰(rule)을 설명하기 위한 평면도이다.
도 2를 참조하면, 하부 도전영역(200)과 상부 도전영역(400) 간에 콘택(420)이 형성되고 있는데, 콘택의 규칙은 전술한 바와 같이, 콘택(420)의 수평 단면의 가로 변의 길이는 B이고 세로 변의 길이는 B'로 고정된다(이하에서는 편의상 '수평 단면'이라는 용어는 생략한다.). 일반적으로 콘택(420)은 기판에 수직으로 형성되게 되므로, 하부 도전영역(200)과 상부 도전영역(400)은 소정 부분이 서도 오버랩되어야 한다. 물론, 하부 도전영역(200)과 상부 도전영역(400) 사이에는 적어도 1개의 절연층이 개재될 수 있다.
이와 같이 오버랩되는 영역(해칭된 부분)을 S라고 하면, 오버랩되는 영역(S)의 가로 변의 길이를 A(이하, 오버랩 가로 변 길이(A)라 한다)라 할 때, 오버랩되는 영역(S) 상에 가로로 2개의 콘택을 형성하기 위해서는 오버랩 가로 변 길이(A)는 2*B + 2*D + C보다 크거나 같아야 한다. 만약, 오버랩 가로 변 길이(A)가 2*B + 2*D + C보다 작은 경우에는 오버랩되는 영역(S)으로 하나의 콘택만을 형성할 수밖에 없다. 하나의 콘택만을 형성하게 되면, 2개의 콘택이 형성되는 경우에 비교하여 콘택 저항이 2배로 증가 되는 결과가 되며, 공간 활용도 면에서도 좋지 않다.
도 3은 도 2의 반도체 소자의 I-I' 부분을 절단하여 보여주는 단면도이다.
도 3을 참조하면, 앞서 도 2에서, 오버랩 가로 변 길이(A)가 2*B + 2*D + C보다 크거나 같아 2개의 콘택(420)을 형성한 경우를 보여주고 있다. 즉, 기판(100) 상으로 하부 도전영역(200)이 형성되어 있고, 기판(100) 및 하부 도전영역(200) 상으로 절연층(300)이 형성되어 있으며, 절연층(300) 상으로 상부 도전영역(400)이 형성되어 있다. 여기서 절연층(300)이 하나로 도시되어 있지만 하부 도전영역(200)과 상부 도전영역(400) 사이에 2개 이상의 절연층이 형성될 수 있음은 물론이다. 또한, 하부 도전영역(200)이 형성되지 않은 기판 상부로 다른 절연층이 하부 도전영역(200)과 비슷한 두께로 형성될 수도 있다.
하부 도전영역(200)과 상부 도전영역(400)은 절연층(300)을 관통하여 형성된 2개의 콘택(420)을 통해 전기적으로 연결된다.
도 4는 본 발명의 일 실시예들에 따른 가변 콘택을 포함한 반도체 소자에 대한 평면도이다.
도 4를 참조하면, 본 실시예에서는 오버랩 가로 변 길이(A)가 2*B + 2*D + C보다 작은 경우에, 콘택의 가로 변의 길이가 B로 고정되지 않고 가변하여 형성된 구조를 보여주고 있다. 전술한 바와 같이 오버랩 가로 변 길이(A)가 2*B + 2*D + C보다 작은 경우, 하나의 콘택을 하나만 형성하게 되면, 저항 및 공간 활용도 면에서 바람직하지 않다. 그에 따라 본 실시예에서는 콘택의 가로 변의 길이(Bv)를 오버랩 가로 변 길이(A)에 따라 가변시킨다. 이하, 가로 변의 길이(Bv)를 가변시킨 콘택을 가변 콘택(440)이라고 한다.
가변 콘택(440)의 가로 변의 길이(Bv)는 다음과 같은 룰을 가지고 결정될 수 있다. 즉, 가변 콘택(440)의 가로 변의 길이(Bv)가 다음의 식(1)을 만족하도록 한다.
B ≤ Bv ＜ 2*B + C......................................식(1)
여기서, B는 전술한 고정된 가로 변의 길이이고, C는 콘택 간의 거리이다. 식 (1)을 해석하면, 가변 콘택(440)의 가로 변의 길이(Bv)는 최소 고정된 가로 변의 길이(B)를 가질 수 있으며, 2개의 콘택의 고정된 가로 변의 길이(B)에 콘택 간의 거리(C)를 합한 것보다는 작다.
한편, 가변 콘택(440)의 가로 변의 길이(Bv)가 고정된 가로 변의 길이(B)를 갖는다면, 고정된 가로 변의 길이(B)을 갖는 콘택(이하 '고정 콘택'이라 한다)과 동일하게 되므로 가변 콘택(440)의 가로 변의 길이(Bv)를 가변시키는 장점이 없어지게 된다. 따라서, 식(1)을 변형하여, 가변 콘택(440)의 가로 변의 길이(Bv)의 최소치를 1.5*B 내지 2*B로 제한할 수도 있다. 또한, 가변 콘택(440)의 가로 변의 길이(Bv)가 2*B + C와 동일하게 되면, 2개의 콘택을 형성하면 되므로 가변 콘택을 형성하는 의미가 크지 않다.
본 실시예에서, 가변 콘택(440)의 가로 변의 길이(Bv)를 가변시켜서, 고정된 가로 변의 길이(B)보다 가로 변의 길이를 더 길게 형성함으로써, 고정 콘택에 비해 저항을 감소시킬 수 있으며, 또한, 단면적이 상대적으로 넓게 형성되므로 콘택 형성 시의 마스크 형성 공정, 메탈 갭필(gap fill) 공정 등도 좀더 용이하게 진행시킬 수 있다.
지금까지 가로 변의 관점에서 기술하였지만, 세로 변에도 동일한 룰이 적용될 수 있음은 물론이다. 즉, 콘택의 세로 변의 길이 역시, 오버랩되는 영역(S)의 세로 변의 길이에 따라 앞서 식(1)과 유사한 규칙을 가지고 가변되도록 할 수 있다. 더 나아가 오버랩되는 영역(S)의 가로 변 및 세로 변 모두를 고려하여 가변 콘택의 가로 변 및 세로 변의 길이 모두가 가변되도록 할 수 있음은 물론이다.
도 5는 도 4의 반도체 소자의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이다.
도 5를 참조하면, 본 실시예의 반도체 소자는 기판(100), 하부 도전영역(200), 절연층(300), 상부 도전영역(400) 및 가변 콘택(440)을 포함할 수 있다.
기판(100)은 반도체 기판, 예를 들어 IV족 반도체 기판, III-V족 화합물 반도체 기판, 또는 II-VI족 산화물 반도체 기판을 포함할 수 있다. 예를 들어, IV족 반도체 기판은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판을 포함할 수 있다. 상기 기판(100)은 벌크 웨이퍼 또는 에피택셜층을 포함할 수 있다.
하부 도전영역(200)은 기판(100) 상으로 형성되며, 실리콘, 폴리 실리콘, 또는 구리(Cu), 알루미늄(Al), 텅스텐, 백금(Pt) 등과 같은 반도체나 도체로 형성될 수 있다. 이러한 하부 도전영역(200)은 결국, 도전성을 갖는 모든 영역이 될 수 있다. 따라서, 실리콘, 폴리 실리콘의 경우는 소스/드레인 등과 같이 이온 도핑을 통해 불순물 영역이 됨으로써, 도전성을 갖는 도전영역이 될 수도 있다. 하부 도전영역(200)이 기판(100) 상으로 바로 형성되어 있지만, 기판(100)과 하부 도전영역(200) 사이에 다른 절연층이나 도전층들이 형성될 수도 있다.
절연층(300)은 하부 도전영역(200)과 상부 도전영역(400) 사이에 개재되며, 산화물, 질화물과 같은 절연성을 같은 물질들로 형성될 수 있다. 도면상 하나의 절연층(300)이 하부 도전영역(200)과 상부 도전영역(400) 사이에 형성되었지만, 서로 다른 다수의 절연층들이 하부 도전영역(200)과 상부 도전영역(400) 사이에 형성될 수 있음은 물론이다. 또한, 기판(100) 상으로 다른 절연층이 형성되고 그 위로 절연층(300)이 형성될 수도 있다.
상부 도전영역(400)은 절연층(300) 상으로 형성하며, 역시 도전성을 갖는 모든 영역이 상부 도전영역(400)에 해당될 수 있다. 한편, 하부 도전영역(200)과 동일 성분으로 형성될 수도 있지만 다른 성분으로도 형성될 수 있다.
가변 콘택(440)은 절연층(300)을 관통하여 하부 도전영역(200)과 상부 도전영역(400)을 전기적으로 연결한다. 그에 따라 가변 콘택(440) 역시 도전성을 갖는 물질로 형성될 수 있다. 또한, 가변 콘택(440)은 저항 감소를 위해 메탈, 예컨대, 알루미늄, 텅스텐, 구리 등으로 형성될 수 있다. 이러한 가변 콘택(400)은 포토 공정을 통해 콘택 홀을 형성하고, 콘택 홀을 메탈 등으로 매립하는 공정, 즉 갭필 공정을 통해 형성될 수 있다.
본 실시예에서, 가변 콘택(440)의 가로 변의 길이(Bv)는 고정되지 않고, 가변된다. 즉, 오버랩 가로 변 길이(A)가 2*B + 2*D + C보다 작은 경우에, 가변 콘택(440)의 가로 변의 길이(Bv)는 고정된 가로 변의 길이(B)를 갖는 것이 아니라 식(1)의 범위에 해당하는 가변되는 길이를 가질 수 있다.
본 실시예의 반도체 소자는, 하부 및 상부 도전영역을 포함하고, 그 사이로 콘택이 형성되어 있는 모든 반도체 소자는 포함한다. 예컨대, DRAM, 플래시 등의 메모리 칩이나, 로직 회로 등을 포함하는 로직 칩 등에 본 실시예의 반도체 소자가 적용될 수 있다.
도 6은 3개의 콘택이 형성될 수 있는 영역의 면적에 따른 콘택의 사이즈 계산에 적용될 수 있는 룰(rule)을 설명하기 위한 평면도이다.
도 6을 참조하면, 오버랩되는 영역(S1)에 세 개의 콘택을 형성하는 경우, 앞서 룰에 기초하여 계산하면, 오버랩 가로 변 길이(A1)가 3*B + 2*D + 2*C보다 크거나 같아야 한다. 그러나, 오버랩 가로 변 길이(A1)가 3*B + 2*D + 2*C보다 작고 2*B + 2*D + C보다 크거나 같은 경우에는 2개의 콘택만을 형성해야 한다. 그와 같이 2개의 콘택만을 형성하는 경우에 역시 공간 활용도나 콘택 저항 증가 문제가 발생할 수 있다.
도 7은 본 발명의 일 실시예들에 따른 가변 콘택을 포함한 반도체 소자에 대한 평면도이다.
도 7을 참조하면, 본 실시예에서는 도시된 바와 같이 하나의 콘택은 고정된 가로 변을 길이를 갖는 고정 콘택(420)으로 형성하고, 나머지 하나는 가변 콘택(440)을 형성한다. 가변 콘택(440)의 가로 변의 길이는 식(1)에 의해 가변될 수 있다. 이와 같이 여러 개의 콘택을 형성하는 경우에도 2개씩 짝지어 가변 콘택(440)을 형성한다는 개념을 적용함으로써, 좁은 오버랩되는 영역(S1) 내에 공간 활용도를 높이면서 콘택 저항을 최대로 낮출 수 있는 콘택들을 형성하는 것이 가능하다.
또한, 가로 변뿐만 아니라, 세로 변, 그리고 가로 변 및 세로 변 모두에 이러한 가변 콘택의 룰을 적용할 수 있음은 물론이다.
도 8은 도 7은 반도체 소자의 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 단면도이다.
도 8을 참조하면, 반도체 소자는 기판(100), 하부 도전영역(200), 절연층(300), 상부 도전영역(400), 고정 콘택(420) 및 가변 콘택(440)을 포함할 수 있다. 다른 구성 요소들에 대해서는 도 5에 대한 설명 부분에서 충분히 기술하였으므로 여기에서는 생략한다.
도시된 바와 같이 콘택은 2개가 형성된다. 즉, 고정된 가로 변의 길이(B)를 갖는 고정 콘택(420)과 식(1)에 의해 가변되는 가로 변의 길이(Bv)를 갖는 가변 콘택(440)이 형성된다. 이와 같이 가변 콘택을 형성함으로써, 전체 콘택 저항을 현저히 낮출 수 있음은 전술한 바와 같다.
도 9는 본 발명의 일 실시예들에 따른 가변 콘택을 포함한 반도체 소자에 대한 평면도이다.
도 9는 가변되는 세로 변의 길이(B'v)를 갖는 가변 콘택(440)을 보여준다. 세로 변의 길이(B'v)는 식(1)과 유사한 룰을 가지고 가변된다. 즉, 세로 변의 길이(B'v)는 B' ≤ B'v ＜ 2*B' + C 을 만족하면서 가변될 수 있다. 한편, 가로 변과 유사하게 최소치를 1.5*B' 내지 2*B'로 제한할 수도 있다.
지금까지, 2개의 콘택을 형성하기 어려운 경우에 하나의 가변 콘택으로 대체하는 내용을 기술하였다. 그러한 본 발명의 사상은 그에 한하지 않고, 3개 이상의 콘택을 하나의 가변 콘택으로 대체하는 개념으로 확장시킬 수도 있다. 또한, 다른 개수 콘택에 대응되는 가변 콘택들이 각각 형성될 수도 있다. 예컨대, 5개의 콘택을 형성하기 어려운 경우에, 2개씩을 대체하는 2개의 가변 콘택과 1개의 고정 콘택 구조를 생각할 수도 있지만, 3개를 대체하는 제1 가변 콘택과, 2개를 대체하는 제2 가변 콘택을 형성하는 구조를 고려할 수도 있다.
도 10은 본 발명의 일 실시예들에 따른 반도체 소자 포함한 전기전자장치에 대한 블럭 구조도이다.
도 10을 참조하면, 본 실시예의 전기전자장치(500)는 제어부(510), 입출력부(520), 메모리부(530) 및 인터페이스부(540) 및 버스(550)를 포함할 수 있다. 제어부(510), 입출력부(520), 메모리부(530) 및 인터페이스부(540)는 버스(550)를 통해 서로 연결되게 된다.
제어부(510)는 명령을 수행하기 위한 적어도 하나의 프로세서, 예컨대 마이크로프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor) 또는 마이크로제어기(microcontroller)를 포함할 수 있다.
입출력부(520)는 전기전자장치(500) 외부로부터 데이터 또는 신호를 입력받거나, 또는 전기전자장치(500) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력부(520)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리부(530)는 제어부(510)에서 수행된 명령을 저장할 수 있는데, DRAM, 플래시 등의 다양한 메모리들이 메모리부를 구성할 수 있다. 인터페이스부(540)는 네트워크와 통신하여 데이터를 주고받을 수 있다.
본 실시예의 전기전자장치(500)는 제어부(510), 메모리부(530), 및 인터페이스부(540) 중 적어도 하나는 앞서 도 4-5, 7-8 및 9 등에서 예시된 반도체 소자들로 형성될 수 있다. 즉, 도 4-5, 7-8 및 9등에서 예시된 반도체 소자들은 제어부(510), 메모리부(530), 및 인터페이스부(540)를 구성하는 메모리 칩 또는 로직 칩들 일 수 있다.
본 실시예의 전기전자장치(500)는 모바일 시스템, 예컨대 PDA, 휴대 컴퓨터, 웹 태블릿(web tablet), 무선 전화(wireless phone), 모바일 전화, 디지털 음악 재생기, 메모리 카드, 또는 데이터 전송 또는 수신기에 이용될 수 있다.
도 11은 본 발명의 일 실시예들에 따른 가변 콘택 형성방법을 형성하는 방법을 보여주는 흐름도로서, 이해의 편의를 도 5를 참조하여 설명한다.
도 11을 참조하면, 먼저, 기판(100) 상에 하부 도전영역(200)을 형성한다(S110). 다음, 하부 도전영역(200) 상으로 절연층(300)을 형성한다(S130). 그 후 절연층(300) 상으로 상부 도전영역(400)을 형성한다(S150). 도 5에 대한 설명부분에서, 기판(100), 상부 도전영역(200), 절연층(300) 및 상부 도전영역(400) 들에 대해서 상세히 설명하였으므로 여기에서는 생략한다.
상부 도전영역(S150) 형성 후에, 가변 콘택(440) 형성을 위한 수평 단면 폭을 계산한다(S170). 이러한 수평 단면 폭 계산은 도시된 바와 같이 상부 도전영역(400)을 형성한 후에, 오버랩되는 영역을 측정 또는 계산하여 가변 콘택(440)의 수평 단면 폭을 계산하는 식으로 진행할 수도 있다. 그러나 그와 달리 처음부터 미리 오버랩되는 영역을 계산하고, 그에 따른 가변 콘택(440)의 수평 단면 폭을 계산하여 그러한 계산에 따라 반도체 소자를 제조할 수도 있다. 한편, 이러한 오버랩되는 영역의 계산 및 수평 단면 폭 계산은 컴퓨터 프로그램을 통해 자동으로 계산할 수 있다.
가변 콘택(440)의 수평 단면 폭이 계산되면, 계산된 수평 단면 폭에 따라 가변 콘택(440)을 형성한다(S190).
도 12는 도 11의 가변 콘택에 대한 수평 단면 폭 계산 단계를 좀더 상세하게 보여주는 흐름도이다.
도 12를 참조하면, 먼저, 오버랩되는 영역(S), 예컨대, 오버랩 가로 변 길이(A)를 계산한다(S171). 다음, 오버랩 가로 변 길이(A)가 2*B + 2*D + C보다 크거나 같은지 판단한다(S173). 만약, 크거나 같은 경우(Yes), 2개의 콘택이 형성될 수 있으므로, 가변 콘택의 가로 변의 길이(Bv)는 고정된 가로 변의 길이(B)와 같이 되고(S177), 콘택 형성단계(S190)에서 2개의 고정 콘택이 형성되게 된다.
만약, 작은 경우(No), 오버랩 가로 변 길이(A)가 B + 2*D보다 크거나 같은지 판단한다(S175). 만약, 크거나 같은 경우에는 가변 콘택의 가로 변의 길이(Bv)는 A - 2*D가 된다(S179). 여기서, A - 2*D 를 좀더 풀어쓰면 다음과 같다. B + 2*D ≤ A ≤ 2*B + 2*D + C가 되고, B ≤ A - 2*D ≤ 2*B + C가 되어 결국 식(1)과 같음을 알 수 있고, 그에 따라 콘택 형성단계(S190)에서 1개의 가변 콘택이 형성되게 된다.
만약, 오버랩 가로 변 길이(A)가 B + 2*D보다 작은 경우에는, 이는 오버랩되는 영역(S)에 하나의 콘택도 형성할 수 없는 경우이므로 에러 메시지를 보내고 계산을 종료한다(S178).
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 제1 상부 도전영역 15: 제1 상부 도전영역의 콘택
20: 제2 상부 도전영역 25: 제2 상부 도전영역의 콘택
100: 기판 200: 하부 도전 영역
300: 절연층 400: 상부 도전 영역
420: 일반 콘택 440: 가변 콘택
500: 전기전자장치 510: 제어부
520: 입출력부 530: 메모리부
540: 인터페이스부 550: 버스

Claims (11)

  1. 삭제
  2. 기판 상에 형성된 하부 도전 영역;
    상기 하부 도전 영역 상에 형성된 적어도 1개의 절연층;
    상기 절연층 상에 형성된 상부 도전 영역; 및
    상기 하부 도전 영역 및 상부 도전 영역을 연결하고, 상기 하부 도전 영역 및 상부 도전 영역이 오버랩되는 영역의 제1 방향의 길이에 따라, 상기 제1 방향의 수평 단면 폭이 가변되는 가변 콘택;을 포함하고,
    상기 제1 방향의 길이가 1개의 콘택을 형성하기 위해 요구되는 길이보다는 크고, 2개의 콘택을 형성하기 위해 요구되는 길이보다는 작은 경우에,
    상기 가변 콘택은 1개 형성되며, 상기 가변 콘택의 상기 수평 단면 폭은 1개의 콘택의 수평 단면 폭보다 크거나 같고, 2개의 콘택 간의 간격과 2개 콘택 각각의 수평 단면 폭의 합보다는 작은 것을 특징으로 하는 반도체 소자.
  3. 기판 상에 형성된 하부 도전 영역;
    상기 하부 도전 영역 상에 형성된 적어도 1개의 절연층;
    상기 절연층 상에 형성된 상부 도전 영역; 및
    상기 하부 도전 영역 및 상부 도전 영역을 연결하고, 상기 하부 도전 영역 및 상부 도전 영역이 오버랩되는 영역의 제1 방향의 길이에 따라, 상기 제1 방향의 수평 단면 폭이 가변되는 가변 콘택;을 포함하고,
    상기 제1 방향의 길이를 A라고 하고,
    상기 제1 방향에 수직인 상기 오버랩되는 영역의 경계 라인으로부터 상기 콘택이 유지되어야 할 길이를 D라고 하며,
    상기 콘택의 상기 제1 방향의 수평 단면 폭을 B라고 하며,
    상기 콘택이 2개 이상 형성되는 경우, 상기 콘택 간에 유지되어야 간격 길이를 C라고 할 때,
    상기 가변 콘택의 상기 수평 단면 폭은 상기 B 보다는 크거나 같고, 2*B + C 보다는 작은 것을 특징으로 하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 가변 콘택의 최소 수평 단면 폭은 1.5*B 내지 2*B로 제한되는 것을 특징으로 하는 반도체 소자.
  5. 제3 항에 있어서,
    상기 가변 콘택의 상기 수평 단면 폭은,
    상기 A가 2*B + 2*D + C 보다 크거나 같은 경우, 상기 가변 콘택은 2개가 형성되고, 상기 가변 콘택의 상기 수평 단면 폭은 B가 되며,
    상기 A가 B + 2*D보다 크거나 같은 경우, 상기 가변 콘택은 1개가 형성되고, 상기 가변 콘택의 상기 수평 단면 폭은 A - 2*D가 되는 것을 특징으로 하는 반도체 소자.
  6. 제3 항에 있어서,
    상기 제1 방향에 수직인 상기 오버랩되는 영역의 제2 방향의 길이를 A'라고 하고,
    상기 제2 방향에 수직인 상기 오버랩되는 영역의 경계 라인으로부터 상기 콘택이 유지되어야 할 길이를 D'라고 하며,
    상기 콘택의 상기 제2 방향의 수평 단면 폭을 B'라고 하며,
    상기 가변 콘택의 상기 제2 방향의 수평 단면 폭은 상기 B'보다는 크거나 같고 2*B' + C 보다는 작은 것을 특징으로 하는 반도체 소자.
  7. 기판 상에 형성된 하부 도전 영역;
    상기 하부 도전 영역 상에 형성된 적어도 1개의 절연층;
    상기 절연층 상에 형성된 상부 도전 영역; 및
    상기 하부 도전 영역 및 상부 도전 영역을 연결하고, 상기 하부 도전 영역 및 상부 도전 영역이 오버랩되는 영역의 제1 방향의 길이에 따라, 상기 제1 방향의 수평 단면 폭이 가변되는 가변 콘택;을 포함하고,
    상기 제1 방향의 길이가 1개의 콘택을 형성하기 위해 요구되는 길이보다는 크고, n개의 콘택을 형성하기 위해 요구되는 길이보다는 작은 경우에,
    상기 가변 콘택은 n/2 보다 크지 않은 정수 개가 형성되며, 상기 가변 콘택의 상기 수평 단면 폭은 1개의 콘택의 수평 단면 폭보다 크거나 같고, 2개의 콘택 간의 간격과 2개 콘택 각각의 수평 단면 폭의 합보다는 작으며,
    여기서 n은 2보다 큰 정수인 것을 특징으로 하는 반도체 소자.
  8. 기판 상에 형성된 하부 도전 영역;
    상기 하부 도전 영역 상에 형성된 적어도 1개의 절연층;
    상기 절연층 상에 형성된 상부 도전 영역; 및
    상기 하부 도전 영역 및 상부 도전 영역을 연결하고, 상기 하부 도전 영역 및 상부 도전 영역이 오버랩되는 영역의 제1 방향의 길이에 따라, 상기 제1 방향의 수평 단면 폭이 가변되는 가변 콘택;을 포함하고,
    상기 가변 콘택은 n개 콘택 간의 간격과 n개 콘택 각각의 수평 단면 폭의 합보다 작은 제1 수평 단면 폭을 가지고 소정 개수로 형성되며,
    여기서, n은 2보다 큰 정수인 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 가변 콘택은 상기 제1 수평 단면 폭을 갖는 제1 가변 콘택과, n-m개 콘택 간의 간격과 n-m개 콘택 각각의 수평 단면 폭의 합보다 작은 제2 수평 단면 폭을 갖는 제2 가변 콘택들의 조합으로 형성되며,
    여기서, n은 2보다 큰 정수이고, m은 n보다 적어도 1 작은 정수인 것을 특징으로 하는 반도체 소자.
  10. 제2 항, 제3 항, 제7 항 및 제8 항 중 어느 한 항에 있어서,
    상기 하부 및 상부 도전 영역은 반도체 또는 메탈로 형성되며,
    상기 가변 콘택은 메탈로 형성되는 것을 특징으로 하는 반도체 소자.
  11. 삭제
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