JP4349742B2 - 回路設計装置、および回路設計方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は回路設計装置、および回路設計方法に関し、特に多層配線を有する半導体集積回路の回路設計装置、および回路設計方法に関する。
【0002】
【従来の技術】
半導体集積回路装置には、多層電極配線を有するものがある。一般に、多層電極配線を有する半導体集積回路装置の回路図の設計には、CAD(Computer-Aided Design)等のコンピュータが用いられている。回路図を設計する際には、製造装置の性能等を考慮して、高品質の製品が製造できるような配線幅にする必要がある。配線の最小幅は、製造装置の露光、エッチングの精度等により決定される。
【0003】
従来、配線の最大幅についてはあまり意識されていなかった。ところが、近年、配線の最大幅についても制限を設けることで、製品の品質向上を図れることがわかってきた。
【0004】
たとえば、アルミニウム配線の幅が広すぎると、配線形成後の熱処理により突起部(ヒロック)が発生する。このヒロックの盛り上がりの大きさは、配線の幅が広いほど大きくなりやすい。そして、ヒロックの発生箇所では、配線層の上に形成される絶縁膜の厚さが薄くなってしまう。そのため、ヒロックの盛り上がりが大きすぎると、下層の配線と上層の配線とがショートする虞がある。したがって、配線の幅を最大幅以下に抑えることで、ヒロックによる配線のショートを防止することができる。
【0005】
また、アルミニウム配線において配線幅が広すぎると、エッチングにより配線を形成する工程で、配線の上部の角(周縁部)が丸まってしまう。すなわち、配線の上面が丸みを帯びてしまう。これは、半導体回路装置のチップ表面の平坦化を阻害する要因となる。半導体回路装置のチップ表面の平坦化が得られないと、以下のような問題が生じる。
【0006】
一般に、多層配線構造を有する半導体装置の場合、半導体チップ面内の段差を低減するために、各層それぞれが平坦であることが要求される。これは、層の表面の起伏が、上位の層が重ねられる毎に累積されるためである。各層の表面に起伏があると、上位の層になるほど、起伏が大きくなる。起伏が大きいと、配線形成プロセスに悪影響をおよぼし、製造時の歩留まりを低下させる原因となる。
【0007】
また、近年、配線の低抵抗化のために、銅配線を用いる場合がある。銅配線の形成工程は、アルミニウム配線の場合と異なり、まず、エッチングにより層間絶縁膜の配線形成領域に溝を形成する。そして、形成した溝が埋まるように、層間絶縁膜の上面に銅メッキを施す。その後、CMP(Chemical Mechanical Polishing:化学機械研磨)という手法により、配線用の溝に埋め込まれた銅だけを残して余分な銅を削り取る。
【0008】
このような銅配線の形成工程において、配線幅が太すぎると、CMP工程で、配線が形成される溝の部分の銅が必要以上に削り取られてしまう。その結果、配線上面の中央部分に大きなディッシング(くぼみ)が発生する。くぼみの発生は、アルミニウム配線の場合と同様に、チップ表面の平坦化を阻害することになる。
【0009】
以上のような様々な理由により、配線幅を最大幅以下にして、半導体の回路設計を行うことが要求されている。
そこで、配線幅を最大幅以下に抑えるために、配線を形成すべき領域の中に、ピラーやスリットと呼ばれる柱状の絶縁領域を入れることが行われている。たとえば、特開平4−116827号公報の技術では、下層アルミニウム電極配線と上層アルミニウム電極配線とが重なる領域において、下層アルミニウム電極配線に複数のスリットを設けることで配線の幅を狭くしている。
【0010】
【発明が解決しようとする課題】
ところで、下位層の配線と上位層の配線との重なる部分にビア(VIA)と呼ばれる複数の電気伝導経路を設けることで、層間接続を行う場合がある。複数のビアで異なる層の配線同士を接続すれば、1箇所のビアに接続不良があっても他のビアを介して電気的接続を保つことができる。また、複数のビアで層間接続することは、層間配線の抵抗を低くすることにもなる。これにより、歩留まりを向上させることができる等の利点がある。なお、ビアは、ビアホール、コンタクトホール、またはスルーホールと呼ばれることもある。
【0011】
ビアを形成すべき配線上の領域(接続端子)の面積が広いほど多くのビアを形成することができ、良好な電気的特性が得られる。しかし、接続端子の面積を広くとりすぎれば、接続端子周辺におけるアルミニウム配線のヒロックの発生、アルミニウム配線の接続端子周縁部の丸みの発生、および銅配線の接続端子上面のディッシングの発生を抑制することができず、歩留まりを悪化させてしまう。そこで、十分なビア配置領域を確保しつつ、配線幅を最大幅以下に抑えた接続端子を有する半導体集積回路装置が望まれている。
【0013】
本発明はこのような点に鑑みてなされたものであり、異なる層の間を電気的に接続する領域の配線幅を最大幅以下に抑えつつ、十分な数のビアを配置した半導体の回路設計を容易に行うことができる回路設計装置、および回路設計方法を提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明では上記課題を解決するために、多層配線を有する半導体集積回路における層間配線の設計を行う第1の回路設計装置、および回路設計方法が提供される。本発明に係る第1の回路設計装置、および回路設計方法では、第1層内の第1の配線より狭い幅の第1の仮想配線を生成する。第1層の上に重ねられた第2層内の第2の配線と、第1の仮想配線とに挟まれた領域にビアを生成する。第2層内の第2の配線より狭い幅の第2の仮想配線を生成する。そして、第1の配線と第2の仮想配線とに挟まれた領域にビアを生成する。
【0017】
これにより、第1の配線より狭い幅の第1の仮想配線と第2の仮想配線とが重なり合う領域にビアが生成される。また、第2の配線より狭い幅の第2の仮想配線と第1の仮想配線とが重なり合う領域にビアが生成される。この場合、ビアは、細い仮想配線の同じ幅の領域にしか生成されない。その結果、ビアが生成されない領域にピラーの生成が可能となる。
【0018】
また、本発明では上記課題を解決するために、多層配線を有する半導体集積回路における層間配線の設計を行う第2の回路設計装置、および回路設計方法が提供される。本発明に係る第2の回路設計装置、および回路設計方法では、まず、第1層内の第1の配線と第2層内の第2の配線とが重なり合う領域の縁を判断する。そして、判断された縁から所定の幅の環状の領域内に、複数のビアを生成する。
【0019】
これにより、第1の配線と第2の配線との重なり合う領域の縁から所定の領域内に複数のビアが生成される。複数のビアに囲まれた領域には、ピラーを生成することが可能となる。その結果、複数のビアにより層間配線が確実に行われるとともに、細い配線幅により、接続端子周辺におけるアルミニウム配線のヒロックの発生、アルミニウム配線の接続端子周縁部の丸みの発生、および銅配線の接続端子上面のディッシングの発生が防止される。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、第1の実施の形態に係る半導体集積回路装置の配線例を示す図である。図1には層の異なる2つの配線30,40が示されている。配線30,40は共に金属配線である。配線30が下層の配線であり、配線40が上層の配線である。配線30,40の材質は、たとえば、アルミニウム配線や銅配線である。配線30,40の表面は、層間絶縁膜で覆われている。層間絶縁膜は、たとえばシリコン酸化膜である。配線30と配線40との間にも、層間絶縁膜が形成されている。
【0021】
配線30と配線40とに挟まれた領域に複数のビア50が設けられている。複数のビア50は、層間配線を行うために層間絶縁膜にあけられた孔である。各ビアの内部は、配線30と配線40とを電気的に接続する導電性部材で満たされている。導電性部材は、たとえばタングステン(アルミニウム配線)、銅(銅配線)などである。
【0022】
複数のビア50は、2つの配線30,40が交差している領域の縁に沿って、環状に配置されている。また、配線30と配線40とが交差している領域の中心には、ピラー60が設けられている。なお、ピラー60は、配線30と配線40とのそれぞれに対して形成されている。2つの配線30,40が重なり合わない部分には、ピラー71,72が設けられている。ここで、ピラー62,71,72は、配線30,40の一部をくり抜いた部分に形成された絶縁部材であり、たとえばシリコン窒化膜やシリコン酸化膜が用いられる。
【0023】
図2は、図1のA−A断面図である。シリコン基板81の上には、層間絶縁膜82に覆われた配線30,40が形成されている。第1層の配線30には、ピラー61を囲むようにして環状の接続端子31が形成されている。同様に、第2層の配線40には、ピラー62を囲むようにして環状の接続端子41が形成されている。
【0024】
すなわち、配線30において、配線40と交差している領域からピラー61の部分を除いた領域が、配線30の接続端子31である。同様に、配線40において、配線30と交差している領域からピラー62の部分を除いた領域が、配線40の接続端子41である。
【0025】
接続端子31の上には、複数のビア50が形成されている。各ビアの内部は導電性部材で満たされている。これにより、第1層の配線30の接続端子31と第2層の配線40の接続端子41とが互いに電気的に接続される。第1層の配線30において、配線40と重なり合わない領域には、ピラー71a,71bが形成されている。
【0026】
図1、図2に示したように、下層の配線30と上層の配線40とが重なり合う領域の縁に沿って複数のビア50が環状に配置され、複数のビア50に囲まれた領域にピラー61,62が設けられている。配線30,40の接続端子31,41は、ピラー61,62を囲む環状の領域に形成されているため、配線30,40より狭い幅となる。ピラー61,62の大きさを調整することで、接続端子31,41の配線幅を最大配線幅よりも小さくすることができる。
【0027】
次に、以上のような配線回路を有する半導体集積回路の設計方法について説明する。半導体集積回路の設計は、コンピュータ上で機能するCADソフトウェアを用いて行うことができる。
【0028】
図3は、半導体集積回路の設計に用いるコンピュータの一構成例を示す図である。コンピュータ10は、CPU11によって装置全体が制御されている。CPU11には、バス17を介してRAM12、ハードディスク装置(HDD)13、グラフィック処理装置14、入力インタフェース15、および通信インタフェース16が接続されている。
【0029】
RAM12は、CPU11に実行させるOS(Operating System)やCADプログラムの少なくとも一部が一時的に格納される。また、RAM12には、CPU11による処理に必要な各種データが格納される。HDD13は、OSやCADのプログラムが格納される。また、HDD13には、配線回路図のデータが格納される。
【0030】
グラフィック処理装置14には、モニタ21が接続されている。グラフィック処理装置14は、CPU11からの命令に従って、CAD図面等の画像をモニタ21の画面に表示させる。入力インタフェース15には、キーボード22とマウス23とが接続されている。入力インタフェース15は、キーボード22やマウス23から送られてくる信号を、バス17を介してCPU11に送信する。
【0031】
通信インタフェース16は、ネットワーク24に接続されている。ネットワーク24は、たとえばインターネットのような広域ネットワークである。通信インタフェース16は、ネットワーク24を介して、他のコンピュータとの間でデータの送受信を行う。
【0032】
以上のような構成のコンピュータ10に本発明の実施の形態に係るCADプログラムを実行させることで半導体集積回路の設計が行われる。半導体集積回路の設計は、たとえば、複数のセルごとに回路図が設計される。そして、各セルを接続する配線が設計される。以下に、セル間の信号配線を設計する場合を例に採り、本発明の実施の形態に係る半導体集積回路設計方法を説明する。
【0033】
図4は、半導体集積回路設計に関する処理機能を示すブロック図である。回路図保持部1には、複数のセルデータ1a、ネットリスト1bおよびセル間配線データ1cが保持されている。回路図保持部1は、たとえば図3のHDD13内の記憶領域である。
【0034】
複数のセルデータ1aは、半導体集積回路を機能ごとにブロック分けした場合の、各ブロックの回路図である。セルデータには、セル内の配線に関するデータが含まれている。たとえば、配線の幅や端子の物理情報である。端子の物理情報とは、端子の座標、レイヤ(層の番号)、幅などの情報である。
【0035】
ネットリスト1bは、セル間の接続関係を示すデータ(ネット)のリストである。ネットは、2つ以上のセルにおいて互いに接続すべき2つ以上の端子の情報である。セル間配線データ1cは、セル間を結ぶ配線に関するデータである。たとえば、セル間を結ぶ配線の経路、配線幅、および層間配線をする場合のビアの位置等に関するデータがセル間配線データ1cに含まれる。
【0036】
ネット選択部2は、セル間の配線を設計する際に、ネットリスト1bから1つのネットを選択する。選択したネットの情報が、配線経路決定部3に送られる。
配線経路決定部3は、ネット選択部2から送られたネットの情報に基づいて、接続すべき端子が属するセルデータを参照し、その端子の物理情報を取得する。取得する物理情報は、端子の座標や、レイヤ、幅等の情報である。配線経路決定部3は、各端子の物理情報に基づいて配線経路を決定する。なお、配線経路決定部3は、配線を生成すべき経路のみを決定し、配線の幅等の情報は決定しない。
【0037】
配線発生部4は、配線経路決定部3で決定された配線経路上に配線を形成するためのセル間配線データを生成する。生成されるセル間配線データは、配線の幅、ピラーおよびスリットの位置、ビアの位置等を含む情報である。配線発生部4で生成されたセル間配線データは、回路図保持部1に格納される。
【0038】
次に、多層配線を有する半導体集積回路における層間配線の設計手順について説明する。なお、以下の処理は、コンピュータ10のCPU11が他の装置と協働して実行する処理である。
【0039】
図5は、セル間配線設計の処理手順を示すフローチャートである。このフローチャートを、図4のブロック図を参照しながら説明する。まず、ネット選択部2が、ネットリスト1bから1つのネットを選択する(ステップS11)。次に、配線経路決定部3がセルデータ1aを参照し、接続する端子の物理情報を取得する(ステップS12)。そして、配線経路決定部3は、接続する端子の物理情報に基づいて、配線経路を決定する(ステップS13)。接続する2つの端子が互いに異なる層に属していれば、配線経路は少なくとも一度、層間をまたぐことになる。なお、接続する端子が同じ層に属していても、それらの端子が属する層と異なる層を経由する配線経路が決定される場合もある。この場合にも、配線経路は層間をまたぐことになる。
【0040】
配線経路が決定されると、配線発生部4が配線を生成する(ステップS14)。このステップでは、配線の幅などが決定される。配線が生成された後、配線発生部4により、ビア配置処理が行われる(ステップS15)。ビアは、層間接続を行う場所(配線経路が層間をまたぐ場所)に配置される。ビア配置処理の詳細は後述する。
【0041】
ビア配置処理の後、配線発生部4がピラー配置処理を行う(ステップS16)。ピラーは、たとえば、配線の幅があらかじめ決められた配線最大幅よりも太い場合に設定される。層間接続を行うための接続端子に対しては、ビアが配置されていない領域にピラーが配置される。配線発生部4は、ビアやピラーの配置情報を含むセル間配線データを、回路図保持部1に格納する(ステップS17)。
【0042】
なお、上記のフローチャートは、信号配線を設計する場合の例であるが、電源配線の層間接続においても、同様に本発明を適用することができる。ただし、電源配線においては、ネットリストを用いずに配線の設計が行われることもある。たとえば、半導体集積回路の信号配線を設計する前に、フロアプランと呼ばれる段階を踏む場合がある。フロアプランでは、マクロ回路(大きなセルやメモリ回路)などを配置するとともに、大まかな電源経路が決められる。このマクロプランで決められた大まかな電源経路に基づいて電源経路を詳細に決定され、決定された電源経路上に電源配線が生成される。
【0043】
電源配線が生成された後、図5に示したビア配置処理(ステップS15)、ピラーの配置処理(ステップS16)、およびセル間配線データの格納処理(ステップS17)と同様の処理を行うことで、電源配線の層間配線部分に対してビアやピラーを配置することができる。
【0044】
図6は、本発明の第1の実施の形態のビア配置処理を示すフローチャートである。以下の処理は、図4に示す配線発生部4で行われる処理である。この処理は、図5に示す配線生成処理(ステップS14)の終了後に行われる。
【0045】
まず、ビアを配置すべき領域の1つが選択される(ステップS21)。ビアを配置すべき領域とは、異なる層の間を結ぶ配線経路が決定された領域である。選択された領域の下層側の配線幅と上層側の配線幅を調べ、両方の配線の幅が配線最大幅よりも広い(太幅配線)か否かが判断される(ステップS22)。なお、配線最大幅は、たとえば、回路設計処理を開始させる際に、ユーザによってあらかじめ設定される。また、製造される半導体集積回路装置に求められる品質や、製造装置の精度等のデータに基づいて、配線最大幅をコンピュータに算出させてもよい。
【0046】
上下層の配線が共に太幅配線の場合(ステップS22のYESルート)、下層の太幅配線内に、少なくとも1つの細幅の仮想配線が生成される(ステップS23)。細幅の仮想配線とは、元の配線と重なる位置に設けられた配線最大幅よりも細い幅の配線である。生成された細幅の仮想配線は、ビアの配置位置決定やピラー位置および形状の決定にのみ用いられ、回路図には反映されない。細幅の仮想配線は、たとえば元の配線の縁に沿って2本生成される。下層側の配線に基づき細幅の仮想配線が生成されると、生成された細幅の仮想配線と上層の配線とが重なる領域に複数のビアが配置される(ステップS24)。
【0047】
次に、上層の太幅の配線に重ねて、少なくとも1つの細幅の仮想配線が生成される(ステップS25)。そして、上層の配線に基づいて生成された細幅の仮想配線と下層の配線とが重なる領域に、ビアが配置される(ステップS26)。ビアの配置後、処理がステップS28に進められる。
【0048】
ステップS22における判断において、上層と下層との配線の少なくともいずれか一方が配線最大幅より狭い幅であった場合(ステップS22のNOルート)、上層と下層との2つの配線が重なる部分に複数のビアが配置される(ステップS27)。その後、処理がステップS28に進められる。
【0049】
ステップS21で選択された領域にビアを配置する処理(ステップS22からステップS27)が終了すると、ビアを配置すべき領域のなかで、ビアの配置処理をまだ行っていない領域があるか否かが判断される(ステップS28)。ビア配置処理を行っていない領域があればステップS21に進み、ビア配置処理を行っていない領域がなければビア配置処理を終了し、図5のステップS16に処理が進められる。
【0050】
以上のようにして、異なる層の2つの配線同士を接続すべき箇所に、複数のビアを配置することができる。配置されたビアは、細幅の仮想配線上に配置されている。そのため、上下層それぞれの配線のうち細幅仮想配線と重ならない部分には、ピラーを設けることが可能である。層間接続をすべき接続端子にピラーを設けることで、ピラーの周囲の配線は細幅の配線となる。したがって、接続端子における配線幅は、配線最大幅以下とすることができる。
【0051】
このように接続端子における配線幅が配線最大幅以下となれば、接続端子周辺におけるアルミニウム配線のヒロックの発生、アルミニウム配線の接続端子周縁部の丸みの発生、および銅配線の接続端子上面のディッシングの発生を抑制することができ、半導体集積回路装置を製造する際の歩留まりが向上する。しかも、ピラーの周囲を囲む環状の領域に複数のビアを配置しているため、層間接続を確実に行うことができるとともに、良好な電気的特性(たとえば、低い電気抵抗)を得ることができる。
【0052】
次に、ビアおよびピラーの生成状況の一例を、図7〜図9の模式図を用いて説明する。
図7は、ビア発生前の模式図である。この例では、配線最大幅よりも広い幅の2つの配線30,40が互いに交差しているものとする。配線30は下層の金属配線であり、配線40は上層の金属配線である。そして、回路設計上、配線30と配線40とが重なり合う部分において電気的に接続する必要があるものとする。この場合、図6のビア配置処理が実行され、まず、下層の配線30に基づく細幅の仮想配線が生成される。そして、生成された仮想配線と、上層の配線40とが重なり合う領域にビアが配置される。
【0053】
図8は、下層の仮想配線に基づくビア生成状況を示す模式図である。この例では、下層の金属配線30の縁に沿って、2本の細幅の仮想配線32,33が生成されている。図8に示すように、細幅の仮想配線32,33は、元の配線30と重なる位置に生成される。細幅の仮想配線32と上層の配線40とが重なる領域に、複数のビア51が配置されている。同様に、細幅の仮想配線33と上層の配線40とが重なる領域に、複数のビア52が配置されている。
【0054】
図9は、上層の仮想配線に基づくビア生成状況を示す模式図である。この例では、上層の配線40の縁に沿って2本の細幅の仮想配線42,43が生成されている。図9に示すように、細幅の仮想配線42と下層の配線30とが重なる領域に、複数のビア53が配置されている。同様に、細幅の仮想配線43と下層の配線30とが重なる領域に、複数のビア54が配置されている。
【0055】
図8で示した複数のビア51,52と図9で示した複数のビア53,54とを組み合わせれば、図1に示したような環状に配置された複数のビア50が生成される。なお、同じ位置に重複してビアが生成された場合には、たとえば、一方のみを残すようにする。環状に配置されたビアに囲まれた領域にたとえば矩形のピラーを設け、ビアを配置する必要のない領域に長方形のピラーを設けることで、図1に示した回路図が生成される。
【0056】
以上のように、第1の実施の形態によれば、上下の2つの層の配線同士が重なり合う領域の縁に沿ってビアを環状に配置し、ビアに囲まれた領域にピラーを設けた。これにより、ビアにより層間接続をする領域においても、配線の幅を細くすることが可能となる。その結果、アルミニウム配線のヒロックの発生防止、アルミニウム配線周縁部の丸まりの防止、銅配線のディッシングの低減を図ることが出来る。
【0057】
本実施の形態では、配線交差領域に環状のビアを発生させ、その中心にピラーを発生させる構造とした。この場合、中心部にビア、その周辺にピラーという逆の構造と比べて、交差領域付近のピラーの平均密度をより均一にすることができる。
【0058】
すなわち、配線交差領域の中心部にビアを発生させる場合、配線交差領域の中心部に、層間接続のためのビアが集中する。そのため、配線交差領域の中心部には、層間接続のためのすべてのビアを配置するための十分な広さの領域が必要となる。この領域には、ピラーが配置されないため、配線幅を細くするのが困難となる。
【0059】
一方、本実施の形態のように、配線交差領域に環状のビアを発生させ、その中心にピラーを発生させる構造とすれば、ビアの配置領域が分散する。そのため、ビアを配置すべき領域の配線の幅を細くすることが容易となる。その結果、アルミニウム配線のヒロックの発生防止、アルミニウム配線周縁部の丸まりの防止、銅配線のディッシングの低減等の効果を、より大きくすることが可能となる。
【0060】
ところで、ビアの配置に関しては、様々な変形例が考えられる。以下に、ビア配置の変形例について説明する。
図10は、第1の実施の形態に係るビア配置の第1の変形例を示す図である。図10の例では、下層の配線110と上層の配線120との重なり合う領域の縁に沿って、環状にビア130が配置されている。ただし、ビア130の列は、完全な輪とはなっておらず、2カ所で分断されている。
【0061】
複数のビア130に囲まれた領域にピラー140が設けられている。また、配線110における配線120と重ならない領域に、ピラー150が設けられている。配線120における配線110と重ならない領域に、ピラー160が設けられている。このように、環状に配置された複数のビアは、必ずしも完全な輪を形成していなくてもよい。
【0062】
図11は、第1の実施の形態に係るビア配置の第2の変形例を示す図である。図11の例では、下層の配線210と上層の配線220との重なり合う領域の縁に沿って、環状に複数のビア230が配置されている。ただし、配線210と配線220との重なり合う領域の角には、ビアが配置されていない。
【0063】
複数のビア230に囲まれた領域にピラー240が設けられている。また、配線210において、配線220と重ならない領域に、ピラー250が設けられている。配線220において、配線210と重ならない領域に、ピラー260が設けられている。
【0064】
この例では、環状に配置されたビア230の輪は、4箇所で分断されている。このように、環状に配置された複数のビアは、直列に配置された4つのグループに分かれていてもよい。
【0065】
図12は、第1の実施の形態に係るビア配置の第3の変形例を示す図である。図12の例では、下層の配線310と上層の配線320との重なり合う領域の縁に沿って、環状に複数のビア330が配置されている。ただし、配線310と配線320との重なり合う領域の角の2箇所(図中左上と右下)にはビアが配置されていない。
【0066】
複数のビア330に囲まれた領域にピラー340が設けられている。また、配線310において、配線320と重ならない領域に、ピラー350が設けられている。配線320において、配線310と重ならない領域に、ピラー360が設けられている。
【0067】
この例では、環状に配置された複数のビア330による輪は、2箇所で分断されている。このように、環状に配置された複数のビア330は、2つのグループに分かれていてもよい。
【0068】
図13は、第1の実施の形態に係るビア配置の第4の変形例を示す図である。図13の例では、下層の配線410と上層の配線420との重なり合う領域の縁に沿って、環状に複数のビア430が配置されている。ただし、配線410と配線420との重なり合う領域の1つの角(図中左上の角)だけはビアが配置されていない。
【0069】
複数のビア430に囲まれた領域にピラー440が設けられている。また、配線410における配線420と重ならない領域に、ピラー450が設けられている。配線420における配線410と重ならない領域に、ピラー460が設けられている。このように、環状に配置された複数のビア430は、1箇所で分断されることで完全な輪を形成していなくてもよい。
【0070】
次に、第5の変形例について説明する。上記の例はすべて、上層と下層の1本ずつの配線を接続する場合の例である。しかし、下層の2本の配線と上層の1本の配線とを接続する場合もある。そのような例について以下に説明する。
【0071】
図14は、第1の実施の形態に係るビア配置の第5の変形例を示す図である。この例では、下層には、幅の異なる2つの配線510,520が形成されている。配線510と配線520とは、それぞれの端部で接触している。配線510と配線520とが接触している場所において、下層の配線510,520と上層の配線530とが重なり合っている。すなわち、交差している領域において、下層の各配線は、それぞれ上層の配線との中央付近までしか達していない。
【0072】
この例では、ビアを配置する際に、配線510と配線520とのそれぞれに対して、個別に細幅の仮想配線511,512,521,522が生成される。上層の配線530に対しても、細幅仮想配線531,532が生成される。これにより、下層の配線510と上層の配線530との重なり合う領域には、複数のビア541が配置される。また、下層の配線520と上層の配線530との重なり合う領域にも、複数のビア542が配置される。
【0073】
配線510と配線530とが重なり合う領域のうち、ビア541が配置されていない領域にピラー551が設けられる。また、配線520と配線530とが重なり合う領域のうち、ビア542が配置されていない領域にピラー552が設けられる。配線510において、配線530と重なり合わない領域には、ピラー560が形成されている。配線520において、配線530と重なり合わない領域には、ピラー570が形成されている。配線530において、配線510,520と重なり合わない領域には、ピラー580が形成されている。
【0074】
このようにして、ビアを配置すべき領域に下層の配線が2本存在していても、細い配線幅の接続端子上にビアを配置することができる。なお、ビアを配置すべき領域に上層の配線が2本存在していても、同様にしてビアを配置することができる。
【0075】
図15は、第1の実施の形態に係るビア配置の第6の変形例を示す図である。この例では、下層の配線610と上層の配線620とが平行に配置されている場合の例である。配線610の右側の端部と配線620の左側の端部とが重なり合っている。
【0076】
下層の配線610に基づいて2つの細幅の仮想配線611,612が生成され、上層の配線620に基づいて2つの細幅の仮想配線621,622が生成される。細幅の仮想配線611と細幅の仮想配線621とが重なり合う領域に、複数のビア631が配置される。同様に、細幅の仮想配線612と細幅の仮想配線622とが重なり合う領域に、複数のビア632が配置される。下層の配線610と上層の配線620とが重なり合う領域のうち、複数のビア631,632が配置されていない領域に、ピラー640が形成される。
【0077】
これにより、2つの配線610,620が重なり合う領域の縁に沿って、複数のビア631,632が配置される。配線610において、配線620と重なり合わない領域には、ピラー650が設けられている。また、配線620において、配線610と重なり合わない領域には、ピラー660が設けられている。
【0078】
このように、下層の配線と上層の配線とが平行に配置されている場合であっても、配線同士が重なり合う領域にビアを配置することができる。
なお、上記の例では、元の配線の縁に沿って2本の仮想配線を生成しているが、元の配線の中央付近に仮想配線を生成してもよい。生成する仮想配線の数は、2本に限定されるものではなく、1本でも3本以上でもよい。
【0079】
次に、第2の実施の形態について説明する。第2の実施の形態は、2つの配線の重複領域の縁を判断することで、ビアを配置すべき領域を決定するものである。たとえば、図15に示した第1の実施の形態の第6の変形例では、上下層の2つの配線が平行であるため、2つの配線が重なり合う矩形の領域の2つの辺(図中、上辺と下辺)に沿ってビアが配置されている。このような場合、2つの配線が重なり合う領域の縁を求め、縁から一定の幅の領域にビアを配置することで、複数のビアを完全な輪の形に配置することができる。そのような例を、第2の実施の形態として以下に説明する。
【0080】
第2の実施の形態を実現するための処理機能は、図4に示した構成と同様である。また、ビア配置処理以外の処理については、図4に示した処理と同様であるため省略する。
【0081】
図16は、本発明の第2の実施の形態のビア配置処理手順を示すフローチャートである。この処理は、配線発生部4(図4に示す)で行われる処理である。なお、図16に示すビア配置のうち、ステップS31、ステップS32、ステップS35,ステップS36の処理については、それぞれ図6に示す処理のステップS21、ステップS22、ステップS27,ステップS28の処理と同様の処理であるため、説明を省略する。
【0082】
図16のステップS32において、下層の配線と上層の配線とが太幅配線と判断された場合(ステップS32のYESルート)、下層の配線と上層の配線とが重なり合う重畳領域の縁が判断される(ステップS33)。重畳領域の縁から内側に所定の範囲内の領域に、複数のビアが配置される(ステップS34)。ビアを配置する重畳領域の縁からの範囲は、配線最大幅以下の値である。この値は、たとえば、ビア配置処理を実行する前に、ユーザがあらかじめ設定しておく。
【0083】
このような、ビア配置処理を、ビアを配置すべき全ての領域(層間接続を行う場所)に対して行うことで、セル間を接続配線のデータが生成される。
図17は、第2の実施の形態によるビアの配置例を示す図である。この例は、異なる層の平行な配線を接続する場合の例である。下層の配線710の右側の端部と、上層の配線720の左側の端部とが重なり合っている。第2の実施の形態では、2つの配線が重なり合う部分の縁701(図中、太い破線で示す)が判断される。そして、縁701に沿って、複数のビア730が配置される。ビアは、縁701から所定の幅の領域内にのみ配置される。そして、複数のビア730に囲まれた領域に、ピラー740が生成される。また、下層の配線710のうち、上層の配線720と重なり合わない領域には、複数のピラー750が形成されている。上層の配線720のうち、下層の配線710と重なり合わない領域には、複数のピラー760が形成されている。
【0084】
このように、第2の実施の形態では、配線の重なり合う部分の縁を判断し、その縁に沿ってビアを配置するようにしたので、重なり合う2つの配線が平行であっても、ピラーを囲む環状の領域にビアを配置することができる。
【0085】
図18は、第2の実施の形態に係るビア配置の変形例を示す図である。この例では、下層の2つの配線810,820の接続部分において、上層の配線830との層間接続を行う場合の例である。このような層間接続におけるビアの配置処理に本発明の第2の実施の形態を適用すると、下層の配線810と上層の配線830とが重なり合う領域の縁が判断される。
【0086】
この例では、まず下層の配線810と上層の配線830とが重なり合う領域の縁801(図中、太い破線で示す)が判断される。この縁801に沿った所定の幅の領域に、複数のビア841が環状に配置される。ビア841に囲まれた領域には、ピラー851が形成されている。次に、下層の配線820と上層の配線830とが重なり合う領域の縁802(図中、太い破線で示す)が判断される。この縁802に沿った所定の幅の領域に、複数のビア842が環状に配置されている。ビア842に囲まれた領域に、ピラー852が形成される。
【0087】
また、下層の配線810のうち、上層の配線830と重なり合わない領域には、複数のピラー860が形成されている。下層の配線820のうち上層の配線830と重なり合わない領域には、複数のピラー870が形成されている。上層の配線830のうち下層の2つの配線810,820と重なり合わない領域には、複数のピラー880が形成されている。
【0088】
このようにして、ビアを配置すべき領域に下層の配線が2本存在していても、細い配線幅の接続端子上にビアを配置することができる。ここで、図18に示したように、第2の実施の形態では、ピラー851,852のそれぞれの周囲を完全に囲むようにビア841,842が配置されている。このように、第2の実施の形態を用いれば、2つの配線の重なり合い方に関係なく、層間接続を行うべき部分の中心にピラーが形成され、その周囲にビアが配置されるようになる。すなわち、第2の実施の形態を用いれば、常に、ピラーの周囲を完全に囲む領域に複数のビアを配置することができる。
【0089】
ところで、本発明の第1の実施の形態および第2の実施の形態では、ある配線における層間接続を行うべき領域には、1つの矩形のピラーが形成されている。しかし、ピラーの数が1つである必要はない。以下に、生成されるピラーの変形例について説明する。
【0090】
図19は、ピラー配置の第1の変形例を示す図である。図19の例では、下層の配線910と上層の配線920との重なり合う領域の縁に沿って、環状に複数のビア930が配置されている。
【0091】
複数のビア930に囲まれた領域に複数のピラー940が設けられている。図19の例では、複数のピラー940は、それぞれ長方形をしている。そして、それぞれのピラーが平行に並べられている。また、配線910における配線920と重ならない領域に、ピラー950が設けられている。配線920における配線910と重ならない領域に、ピラー960が設けられている。
【0092】
このように、下層の配線910と上層の配線920とが重なり合う領域に、複数のピラー940が形成されていてもよい。
図20は、ピラー配置の第2の変形例を示す図である。図20の例では、下層の配線1010と上層の配線1020との重なり合う領域の縁に沿って、環状に複数のビア1030が配置されている。
【0093】
複数のビア1030に囲まれた領域に複数のピラー1040が設けられている。図20の例では、複数のピラー1040は、それぞれ正方形をしている。そして、それぞれのピラーが格子状に並べられている。また、配線1010における配線1020と重ならない領域に、ピラー1050が設けられている。配線1020における配線1010と重ならない領域に、ピラー1060が設けられている。
【0094】
このように、下層の配線1010と上層の配線1020との重なり合う領域に、正方形のピラーを複数形成してもよい。
なお、上記の実施の形態および変形例では、矩形のピラーが形成されている。しかし、ピラーの形状は、楕円形や円形であってもよい。
【0095】
また、上記の処理機能は、コンピュータによって実現することができる。その場合、半導体装置が有すべき機能の処理内容は、コンピュータで読み取り可能な記録媒体に記録されたプログラムに記述されており、このプログラムをコンピュータで実行することにより、上記処理がコンピュータで実現される。コンピュータで読み取り可能な記録媒体としては、磁気記録装置や半導体メモリ等がある。市場へ流通させる場合には、CD−ROM(Compact Disc Read Only Memory)やフロッピーディスク等の可搬型記録媒体にプログラムを格納して流通させることができる。また、ネットワークに接続されたコンピュータの記憶装置に本発明に係るプログラムを格納しておき、そのプログラムをネットワークを通じて他のコンピュータに転送することもできる。コンピュータで実行する際には、たとえばコンピュータ内のハードディスク装置等にプログラムを格納しておき、メインメモリにロードして実行する。
【0096】
なお、上記の各実施の形態ではビアが二列に配置されているが、ビアを配置する領域とビアのサイズに応じて、ビアを3列以上に並べてもよい。また、ビアを1列に並べてもよい。
【0097】
また、上記の実施の形態では、下層の配線と上層の配線との幅が共に、配線最大幅よりも広い場合に本発明に係るビア配置処理を行っているが、一方の配線が配線最大幅より広い場合に本発明に係るビア配置処理を行うようにしてもよい。
【0098】
(付記1) 多層配線を有する半導体集積回路装置において、
第1層内に設けられた第1の配線と、
前記第1層に重なる第2層内に設けられた第2の配線と、
前記第1層と前記第2層との間に形成され、前記第1の配線と前記第2の配線とが重なり合う領域内に環状に配置された複数のビアと、
を有することを特徴とする半導体集積回路装置。
【0099】
(付記2) 前記第1の配線は、前記複数のビアに囲まれた領域に、絶縁部材からなるピラーが形成されていることを特徴とする付記1記載の半導体集積回路装置。
【0100】
(付記3) 前記複数のビアは、環状の領域内にほぼ均等に配置されていることを特徴とする付記1記載の半導体集積回路装置。
(付記4) 前記複数のビアは、環状の領域内の一部分を除いた領域に配置されていることを特徴とする付記1記載の半導体集積回路装置。
【0101】
(付記5) 前記複数のビアは、前記第1の配線と前記第2の配線とが重なり合う領域の縁に沿って配置されていることを特徴とする付記1記載の半導体集積回路装置。
【0102】
(付記6) 多層配線を有する半導体集積回路における層間配線の設計を行う回路設計装置において、
第1層内の第1の配線より狭い幅の第1の仮想配線を生成する第1の仮想配線生成手段と、
前記第1層の上に重ねられた第2層内の第2の配線と、前記第1の仮想配線生成手段で生成された前記第1の仮想配線とに挟まれた領域に少なくとも1つのビアを生成する第1のビア生成手段と、
前記第2層内の前記第2の配線より狭い幅の第2の仮想配線を生成する第2の仮想配線生成手段と、
前記第1の配線と、前記第2の仮想配線生成手段で生成された前記第2の仮想配線とに挟まれた領域に少なくとも1つのビアを生成する第2のビア生成手段と、
を有することを特徴とする回路設計装置。
【0103】
(付記7) 前記第1の仮想配線生成手段は、前記第1の配線の縁に沿って仮想配線を生成し、前記第2の仮想配線生成手段は、前記第2の配線の縁に沿って仮想配線を生成することを特徴とする付記6記載の回路設計装置。
【0104】
(付記8) 前記第1のビア生成手段と前記第2のビア生成手段とで生成された複数のビアに囲まれた前記第1の配線上の領域に、絶縁部材からなるピラーを配置するピラー配置手段をさらに有することを特徴とする付記6記載の回路設計装置。
【0105】
(付記9) 前記第1の配線と前記第2の配線との幅があらかじめ設定された配線最大幅以上であるか否かを判断する幅判断手段をさらに有し、
前記第1の仮想配線生成手段と前記第2の仮想配線生成手段とは、前記幅判断手段により前記第1の配線と前記第2の配線との双方の幅が配線最大幅以上であると判断された場合に、細幅の仮想配線を生成することを特徴する付記6記載の回路設計装置。
【0106】
(付記10) 多層配線を有する半導体集積回路における層間配線の設計を行う回路設計装置において、
第1層内の第1の配線と第2層内の第2の配線とが重なり合う領域の縁を判断する縁判断手段と、
前記縁判断手段で判断された縁から所定の幅の環状の領域内に、複数のビアを生成するビア生成手段と、
を有することを特徴とする回路設計装置。
【0107】
(付記11) 前記第1の配線における前記ビア生成手段で生成された前記複数のビアに囲まれた領域に、絶縁部材からなるピラーを配置するピラー配置手段をさらに有することを特徴とする付記10記載の回路設計装置。
【0108】
(付記12) 多層配線を有する半導体集積回路における層間配線の設計を行うための回路設計方法において、
第1層内の第1の配線より狭い幅の第1の仮想配線を生成し、
前記第1層の上に重ねられた第2層内の第2の配線と、前記第1の仮想配線とに挟まれた領域にビアを生成し、
前記第2層内の前記第2の配線より狭い幅の第2の仮想配線を生成し、
前記第1の配線と前記第2の仮想配線とに挟まれた領域にビアを生成する、
ことを特徴とする回路設計方法。
【0109】
(付記13) 前記第1の仮想配線の生成では、前記第1の配線の縁に沿って仮想配線を生成し、前記第2の仮想配線の生成では、前記第2の配線の縁に沿って仮想配線を生成することを特徴とする付記12記載の回路設計方法。
【0110】
(付記14) 生成された複数のビアに囲まれた領域に、絶縁部材からなるピラーを配置することを特徴とする付記12記載の回路設計方法。
(付記15) 前記第1の配線と前記第2の配線との幅があらかじめ設定された配線最大幅以上であるか否かを判断し、
前記第1の配線と前記第2の配線との双方の幅が配線最大幅以上であると判断された場合にのみ、細幅の仮想配線を生成することを特徴する付記12記載の回路設計方法。
【0111】
(付記16) 多層配線を有する半導体集積回路における層間配線の設計を行うための回路設計方法において、
第1層内の第1の配線と第2層内の第2の配線とが重なり合う領域の縁を判断し、
前記判断された縁から所定の幅の環状の領域内に、複数のビアを生成する、
ことを特徴とする回路設計方法。
【0112】
(付記17) 前記第1の配線における前記複数のビアに囲まれた領域に、絶縁部材からなるピラーを配置することを特徴とする付記16記載の回路設計方法。
【0113】
【発明の効果】
以上説明したように本発明では、第1の配線と第2の配線との重なり合う領域に、ビアを環状に生成するようにしたため、ビアが生成されていない領域にピラー等の生成が可能となる。これにより、複数のビアによる確実な層間配線を行いつつ、接続端子の配線幅を細くし、接続端子周辺におけるアルミニウム配線のヒロックの発生、アルミニウム配線の接続端子周縁部の丸みの発生、および銅配線の接続端子上面のディッシングの発生を防止することができる。その結果、半導体集積回路装置の製造工程における歩留まりを向上させることができる。
【図面の簡単な説明】
【図1】第1の実施の形態に係る半導体集積回路装置の配線例を示す図である。
【図2】図2は、図1のA−A断面図である。
【図3】半導体集積回路の設計に用いるコンピュータの一構成例を示す図である。
【図4】半導体集積回路設計に関する処理機能を示すブロック図である。
【図5】セル間配線設計の処理手順を示すフローチャートである。
【図6】本発明の第1の実施の形態のビア配置処理を示すフローチャートである。
【図7】ビア発生前の模式図である。
【図8】下層の細幅仮想配線に基づくビア生成状況を示す模式図である。
【図9】上層の細幅仮想配線に基づくビア生成状況を示す模式図である。
【図10】第1の実施の形態に係るビア配置の第1の変形例を示す図である。
【図11】第1の実施の形態に係るビア配置の第2の変形例を示す図である。
【図12】第1の実施の形態に係るビア配置の第3の変形例を示す図である。
【図13】第1の実施の形態に係るビア配置の第4の変形例を示す図である。
【図14】第1の実施の形態に係るビア配置の第5の変形例を示す図である。
【図15】第1の実施の形態に係るビア配置の第6の変形例を示す図である。
【図16】本発明の第2の実施の形態のビア配置処理手順を示すフローチャートである。
【図17】第2の実施の形態によるビアの配置例を示す図である。
【図18】第2の実施の形態に係るビア配置の変形例を示す図である。
【図19】ピラー配置の第1の変形例を示す図である。
【図20】ピラー配置の第2の変形例を示す図である。
【符号の説明】
30,40 配線
50 ビア
60,71,72 ピラー
81 シリコン基板
82 層間絶縁膜
10 コンピュータ
11 CPU
12 RAM
13 HDD
14 グラフィク処理装置
15 入力インタフェース
16 通信インタフェース
Claims (5)
- 多層配線を有する半導体集積回路における層間配線の設計を行う回路設計装置において、
第1層内の第1の配線より狭い幅の第1の仮想配線を生成する第1の仮想配線生成手段と、
前記第1層の上に重ねられた第2層内の第2の配線と、前記第1の仮想配線生成手段で生成された前記第1の仮想配線とに挟まれた領域に少なくとも1つのビアを生成する第1のビア生成手段と、
前記第2層内の前記第2の配線より狭い幅の第2の仮想配線を生成する第2の仮想配線生成手段と、
前記第1の配線と、前記第2の仮想配線生成手段で生成された前記第2の仮想配線とに挟まれた領域に少なくとも1つのビアを生成する第2のビア生成手段と、
を有することを特徴とする回路設計装置。 - 前記第1の仮想配線生成手段は、前記第1の配線の縁に沿って仮想配線を生成し、前記第2の仮想配線生成手段は、前記第2の配線の縁に沿って仮想配線を生成することを特徴とする請求項1記載の回路設計装置。
- 多層配線を有する半導体集積回路における層間配線の設計を行う回路設計装置において、
第1層内の第1の配線と第2層内の第2の配線とが重なり合う領域の縁を判断する縁判断手段と、
前記縁判断手段で判断された縁から所定の幅の環状の領域内に、複数のビアを生成するビア生成手段と、
を有することを特徴とする回路設計装置。 - 多層配線を有する半導体集積回路における層間配線の設計を行うための回路設計方法において、
第1層内の第1の配線より狭い幅の第1の仮想配線を生成し、
前記第1層の上に重ねられた第2層内の第2の配線と、前記第1の仮想配線とに挟まれた領域にビアを生成し、
前記第2層内の前記第2の配線より狭い幅の第2の仮想配線を生成し、
前記第1の配線と前記第2の仮想配線とに挟まれた領域にビアを生成する、
ことを特徴とする回路設計方法。 - 多層配線を有する半導体集積回路における層間配線の設計を行うための回路設計方法において、
第1層内の第1の配線と第2層内の第2の配線とが重なり合う領域の縁を判断し、
前記判断された縁から所定の幅の環状の領域内に、複数のビアを生成する、
ことを特徴とする回路設計方法。
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