JPH11135634A - 半導体装置配線の処理方法、および、半導体装置配線の処理プログラムを記録した記録媒体 - Google Patents
半導体装置配線の処理方法、および、半導体装置配線の処理プログラムを記録した記録媒体Info
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- JPH11135634A JPH11135634A JP9295628A JP29562897A JPH11135634A JP H11135634 A JPH11135634 A JP H11135634A JP 9295628 A JP9295628 A JP 9295628A JP 29562897 A JP29562897 A JP 29562897A JP H11135634 A JPH11135634 A JP H11135634A
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Abstract
(57)【要約】
【課題】半導体装置の開発期間短縮および開発コスト削
減、ならびに半導体装置のコスト削減を行う。 【解決手段】予め、処理ステップ１１〜１７において、
回路設計時のネットリスト情報から素子間配線の領域を
見積もると共に、電流計算のシミュレーション情報に基
づき必要最小限の各電源配線の領域を見積もり、チップ
面積を決定し、各電源配線にそれぞれ隣接配置された各
矩形領域に素子配置および素子間配線を行い、その後、
処理ステップ１８において、配線容量を接続する配線お
よび容量値を指定する情報に基づき配線形状の図形論理
演算処理を行い各電源配線の配線形状を変更し、各矩形
領域の各配線層に上下対向して配線された上層配線およ
び下層配線を配線容量の対向電極として形成する。
減、ならびに半導体装置のコスト削減を行う。 【解決手段】予め、処理ステップ１１〜１７において、
回路設計時のネットリスト情報から素子間配線の領域を
見積もると共に、電流計算のシミュレーション情報に基
づき必要最小限の各電源配線の領域を見積もり、チップ
面積を決定し、各電源配線にそれぞれ隣接配置された各
矩形領域に素子配置および素子間配線を行い、その後、
処理ステップ１８において、配線容量を接続する配線お
よび容量値を指定する情報に基づき配線形状の図形論理
演算処理を行い各電源配線の配線形状を変更し、各矩形
領域の各配線層に上下対向して配線された上層配線およ
び下層配線を配線容量の対向電極として形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置配線の
処理方法に関し、特に、電源配線および素子間配線を複
数の配線層で行う半導体装置配線の処理方法に関する。
処理方法に関し、特に、電源配線および素子間配線を複
数の配線層で行う半導体装置配線の処理方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置配線の処理方
法は、例えば特開平０１−２３９９６４号公報に示され
るように、電源配線と接地配線の対向面積を可及的増大
させるパターン形状および配置に設定して、配線層間絶
縁膜を利用し、配線容量を形成する目的として用いられ
ている。
法は、例えば特開平０１−２３９９６４号公報に示され
るように、電源配線と接地配線の対向面積を可及的増大
させるパターン形状および配置に設定して、配線層間絶
縁膜を利用し、配線容量を形成する目的として用いられ
ている。
【０００３】図５は、この従来の半導体装置配線の処理
方法を適用した半導体装置配線の処理例を示す構造図で
ある。ここで、図５（ａ），図５（ｂ）は、半導体装置
の電源配線，接地配線のレイアウトパターンをそれぞれ
示す平面図，断面図である。
方法を適用した半導体装置配線の処理例を示す構造図で
ある。ここで、図５（ａ），図５（ｂ）は、半導体装置
の電源配線，接地配線のレイアウトパターンをそれぞれ
示す平面図，断面図である。
【０００４】この半導体装置は、シリコン基板５１上に
２層の金属配線を持ち、素子間配線を行うと共に、電源
配線５３および接地配線５２が、絶縁層５４を介して、
互いにオーバーラップして配線され、基板５１内の集積
回路へそれぞれ給電している。ここで、絶縁層５４を介
してオーバーラップして上下対向して配線された電源配
線５３および接地配線５２は、配線容量の対向電極を形
成している。
２層の金属配線を持ち、素子間配線を行うと共に、電源
配線５３および接地配線５２が、絶縁層５４を介して、
互いにオーバーラップして配線され、基板５１内の集積
回路へそれぞれ給電している。ここで、絶縁層５４を介
してオーバーラップして上下対向して配線された電源配
線５３および接地配線５２は、配線容量の対向電極を形
成している。
【０００５】図６は、他の従来の半導体装置配線の処理
方法を適用した、例えば特開平０５−０５５３８０号公
報に示される半導体装置配線の処理例を示す構造図であ
る。ここで、図６（ａ），図６（ｂ）は、半導体装置配
線の構造をそれぞれ示す平面図，断面図である。
方法を適用した、例えば特開平０５−０５５３８０号公
報に示される半導体装置配線の処理例を示す構造図であ
る。ここで、図６（ａ），図６（ｂ）は、半導体装置配
線の構造をそれぞれ示す平面図，断面図である。
【０００６】この半導体装置は、能動素子が構成された
シリコン基板６１上に、信号配線層６２を持ち、さら
に、絶縁層６５を介して、電源ＶＤＤ，接地ＶＳＳ専用
の電源配線層６３，接地配線層６４を持ち、ほぼチップ
全面に、電源ＶＤＤ，接地ＶＳＳ間に配線容量の対向電
極を形成することを目的として用いられている。ここ
で、能動素子の電源端子，接地端子は、接続ビア６６に
より、電源配線層６３，接地配線層６４と接続されてい
る。
シリコン基板６１上に、信号配線層６２を持ち、さら
に、絶縁層６５を介して、電源ＶＤＤ，接地ＶＳＳ専用
の電源配線層６３，接地配線層６４を持ち、ほぼチップ
全面に、電源ＶＤＤ，接地ＶＳＳ間に配線容量の対向電
極を形成することを目的として用いられている。ここ
で、能動素子の電源端子，接地端子は、接続ビア６６に
より、電源配線層６３，接地配線層６４と接続されてい
る。
【０００７】
【発明が解決しようとする課題】特開平０１−２３９９
６４号公報に記載された従来の半導体装置配線の処理方
法の問題点は、最適な電源配線形状を見出すことが非常
に困難で、場合によっては素子の配置・配線そのものが
不可能となる場合があることである。また、素子の配置
・配線領域を過大に見積もった場合、各電源配線ＶＤ
Ｄ，ＶＳＳの対向面積が小さくなり、効果的な配線容量
を設置できなくなる問題もある。さらに、最適な各電源
配線を見出すためには、幾度もの試行錯誤を繰り返さな
くてはならなくなり、半導体装置の開発期間、開発コス
トの増大につながる問題もある。
６４号公報に記載された従来の半導体装置配線の処理方
法の問題点は、最適な電源配線形状を見出すことが非常
に困難で、場合によっては素子の配置・配線そのものが
不可能となる場合があることである。また、素子の配置
・配線領域を過大に見積もった場合、各電源配線ＶＤ
Ｄ，ＶＳＳの対向面積が小さくなり、効果的な配線容量
を設置できなくなる問題もある。さらに、最適な各電源
配線を見出すためには、幾度もの試行錯誤を繰り返さな
くてはならなくなり、半導体装置の開発期間、開発コス
トの増大につながる問題もある。
【０００８】それらの理由は、通常、各電源配線ＶＤ
Ｄ，ＶＳＳの配線形状の決定を、素子の配置・配線前に
行っているためである。通常、各電源配線ＶＤＤ，ＶＳ
Ｓの対向面積を可能な限り大きくするために、素子数、
素子面積、素子の配置位置、さらには、素子間の接続関
係などを考慮する必要があるが、これらの組合せは非常
に多岐にわたるため、そのすべてを考慮することは事実
上不可能であるためである。
Ｄ，ＶＳＳの配線形状の決定を、素子の配置・配線前に
行っているためである。通常、各電源配線ＶＤＤ，ＶＳ
Ｓの対向面積を可能な限り大きくするために、素子数、
素子面積、素子の配置位置、さらには、素子間の接続関
係などを考慮する必要があるが、これらの組合せは非常
に多岐にわたるため、そのすべてを考慮することは事実
上不可能であるためである。
【０００９】特開平０５−０５５３８０号公報に記載さ
れた従来の半導体装置配線の処理方法の問題点は、半導
体装置の製造日数、製造コストが増大することである。
れた従来の半導体装置配線の処理方法の問題点は、半導
体装置の製造日数、製造コストが増大することである。
【００１０】その理由は、チップを実現するために、通
常、２層の配線層で実現できるところを、少なくとも３
層ないし４層以上の配線層を必須とするためである。
常、２層の配線層で実現できるところを、少なくとも３
層ないし４層以上の配線層を必須とするためである。
【００１１】したがって、本発明の目的は、半導体装置
の開発期間短縮および開発コスト削減、ならびに半導体
装置のコスト削減にある。
の開発期間短縮および開発コスト削減、ならびに半導体
装置のコスト削減にある。
【００１２】
【課題を解決するための手段】本発明は、電源配線およ
び素子間配線を複数の配線層で行う半導体装置配線の処
理方法において、予め、回路設計時のネットリスト情報
から前記素子間配線の領域を見積もると共に、電流計算
のシミュレーション情報に基づき必要最小限の前記各電
源配線の領域を見積もり、チップ面積を決定し、前記各
電源配線にそれぞれ隣接配置された各矩形領域に素子配
置および素子間配線を行い、その後、配線容量を接続す
る配線および容量値を指定する情報に基づき配線形状の
図形論理演算処理を行い前記各電源配線の配線形状を変
更し、前記各矩形領域の前記各配線層に上下対向して配
線された上層配線および下層配線を前記配線容量の対向
電極として形成している。
び素子間配線を複数の配線層で行う半導体装置配線の処
理方法において、予め、回路設計時のネットリスト情報
から前記素子間配線の領域を見積もると共に、電流計算
のシミュレーション情報に基づき必要最小限の前記各電
源配線の領域を見積もり、チップ面積を決定し、前記各
電源配線にそれぞれ隣接配置された各矩形領域に素子配
置および素子間配線を行い、その後、配線容量を接続す
る配線および容量値を指定する情報に基づき配線形状の
図形論理演算処理を行い前記各電源配線の配線形状を変
更し、前記各矩形領域の前記各配線層に上下対向して配
線された上層配線および下層配線を前記配線容量の対向
電極として形成している。
【００１３】また、本発明は、電源配線および素子間配
線を複数の配線層で行う半導体装置配線の処理をコンピ
ュータに実行させるための半導体装置配線の処理プログ
ラムを記録した記録媒体において、予め、回路設計時の
ネットリスト情報から前記素子間配線の領域を見積もる
と共に、電流計算のシミュレーション情報に基づき必要
最小限の前記各電源配線の領域を見積もり、チップ面積
を決定し、前記各電源配線にそれぞれ隣接配置された各
矩形領域に素子配置および素子間配線を行い、その後、
配線容量を接続する配線および容量値を指定する情報に
基づき配線形状の図形論理演算処理を行い前記各電源配
線の配線形状を変更し、前記各矩形領域の前記各配線層
に上下対向して配線された上層配線および下層配線を前
記配線容量の対向電極として形成することを特徴とす
る、半導体装置配線の処理をコンピュータに実行させる
ための半導体装置配線の処理プログラムを記録してい
る。
線を複数の配線層で行う半導体装置配線の処理をコンピ
ュータに実行させるための半導体装置配線の処理プログ
ラムを記録した記録媒体において、予め、回路設計時の
ネットリスト情報から前記素子間配線の領域を見積もる
と共に、電流計算のシミュレーション情報に基づき必要
最小限の前記各電源配線の領域を見積もり、チップ面積
を決定し、前記各電源配線にそれぞれ隣接配置された各
矩形領域に素子配置および素子間配線を行い、その後、
配線容量を接続する配線および容量値を指定する情報に
基づき配線形状の図形論理演算処理を行い前記各電源配
線の配線形状を変更し、前記各矩形領域の前記各配線層
に上下対向して配線された上層配線および下層配線を前
記配線容量の対向電極として形成することを特徴とす
る、半導体装置配線の処理をコンピュータに実行させる
ための半導体装置配線の処理プログラムを記録してい
る。
【００１４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の半導体装置配線の処理
方法の第一の実施の形態を示すフローチャートである。
して説明する。図１は、本発明の半導体装置配線の処理
方法の第一の実施の形態を示すフローチャートである。
【００１５】図１を参照すると、本実施形態の半導体装
置配線の処理方法は、まず、処理ステップ１１におい
て、回路設計時のネットリスト情報に基づき素子数、素
子面積、素子間配線領域の見積もり、処理ステップ１２
において、電流計算されたシミュレーション情報に基づ
きマイグレーションおよびインピーダンスを考慮した必
要最小の電源配線領域の見積もりを行う。
置配線の処理方法は、まず、処理ステップ１１におい
て、回路設計時のネットリスト情報に基づき素子数、素
子面積、素子間配線領域の見積もり、処理ステップ１２
において、電流計算されたシミュレーション情報に基づ
きマイグレーションおよびインピーダンスを考慮した必
要最小の電源配線領域の見積もりを行う。
【００１６】次に、処理ステップ１３において、処理ス
テップ１２，１３の結果を用いて、チップ面積の決定を
行い、処理ステップ１４において、素子の仮配置を行
う。この素子の仮配置は、決定ではなく、後で再配置が
可能となるよう仮に配置したものである。
テップ１２，１３の結果を用いて、チップ面積の決定を
行い、処理ステップ１４において、素子の仮配置を行
う。この素子の仮配置は、決定ではなく、後で再配置が
可能となるよう仮に配置したものである。
【００１７】次に、処理ステップ１５において、電流計
算されたシミュレーション情報およびネットリスト情報
を参照し、電流を多く必要とする素子に対し電源レイア
ウトパターンを大きくする方法の電源配線のレイアウト
を行う。また、処理ステップ１６において、処理ステッ
プ１５でレイアウトされた前記各電源配線に隣接配置さ
れた各矩形領域に、前記ネットリスト情報に基づき前記
仮配置の素子を配置し電源または素子間の配線を行う。
さらに、処理ステップ１７において、ネットリスト情報
を参照し素子の未配置または未配線の有無を判断し、そ
の判断結果が有の場合、前ステップに戻り、判断結果が
無の場合、次ステップに進む。
算されたシミュレーション情報およびネットリスト情報
を参照し、電流を多く必要とする素子に対し電源レイア
ウトパターンを大きくする方法の電源配線のレイアウト
を行う。また、処理ステップ１６において、処理ステッ
プ１５でレイアウトされた前記各電源配線に隣接配置さ
れた各矩形領域に、前記ネットリスト情報に基づき前記
仮配置の素子を配置し電源または素子間の配線を行う。
さらに、処理ステップ１７において、ネットリスト情報
を参照し素子の未配置または未配線の有無を判断し、そ
の判断結果が有の場合、前ステップに戻り、判断結果が
無の場合、次ステップに進む。
【００１８】その後、素子の未配置または未配線が無の
場合、処理ステップ１８において、配線容量を接続する
配線およびその容量値を指定する情報に基づき配線形状
の図形論理演算処理を行い前記各電源配線の配線形状を
変更し、前記各矩形領域の前記各配線層に上下対向して
配線された上層配線および下層配線を前記配線容量の対
向電極として形成する。
場合、処理ステップ１８において、配線容量を接続する
配線およびその容量値を指定する情報に基づき配線形状
の図形論理演算処理を行い前記各電源配線の配線形状を
変更し、前記各矩形領域の前記各配線層に上下対向して
配線された上層配線および下層配線を前記配線容量の対
向電極として形成する。
【００１９】次に、この半導体装置配線の処理方法を半
導体装置配線の処理例を参照し説明する。図２は、本実
施形態の半導体装置配線の処理方法を適用した半導体装
置配線の処理例を示すレイアウト図である。ここで、図
２（ａ），図２（ｂ）のレイアウト図は、図１の処理ス
テップ１８の配線形状の図形論理演算処理の前後の処理
例をそれぞれ示す。
導体装置配線の処理例を参照し説明する。図２は、本実
施形態の半導体装置配線の処理方法を適用した半導体装
置配線の処理例を示すレイアウト図である。ここで、図
２（ａ），図２（ｂ）のレイアウト図は、図１の処理ス
テップ１８の配線形状の図形論理演算処理の前後の処理
例をそれぞれ示す。
【００２０】図２（ａ）を参照すると、図１の処理ステ
ップ１８の配線形状の図形論理演算処理の前で、互いに
配線層が違う第一，第二の接地配線３３，３４と、互い
に配線層が違う第一，第二の電源配線４２，４１と、仮
配置された素子３１の電源引き込み線３６および接地引
き込み線３７とについて、電流計算したシミュレーショ
ン結果からそれぞれの必要最小の配線幅を設定し、電源
配線レイアウトを行う。このとき、第一，第二の接地配
線３３，３４は、互いに配線層が違うため、接続ビア３
５で接続される。その後、素子３１の配置が行われ、素
子間配線３２が行われている。
ップ１８の配線形状の図形論理演算処理の前で、互いに
配線層が違う第一，第二の接地配線３３，３４と、互い
に配線層が違う第一，第二の電源配線４２，４１と、仮
配置された素子３１の電源引き込み線３６および接地引
き込み線３７とについて、電流計算したシミュレーショ
ン結果からそれぞれの必要最小の配線幅を設定し、電源
配線レイアウトを行う。このとき、第一，第二の接地配
線３３，３４は、互いに配線層が違うため、接続ビア３
５で接続される。その後、素子３１の配置が行われ、素
子間配線３２が行われている。
【００２１】その後、素子の未配置、未接続が無くなる
と、配線容量を接続する配線およびその容量値を指定す
る情報に基づき、指定された配線に対し論理図形演算処
理を行い、第一，第二の接地配線３３，３４と、第一，
第二の電源配線４１，４２と、第一の電源引き込み線３
６，接地引き込み線３７とが、配線形状が変形され、図
２（ｂ）に示すように、変形された第一，第二の接地配
線３３ａ，３４ａと、第一，第二の電源配線４２ａ，４
１ａと、第一の電源引き込み線３６ａ，接地引き込み線
３７ａとのようになる。
と、配線容量を接続する配線およびその容量値を指定す
る情報に基づき、指定された配線に対し論理図形演算処
理を行い、第一，第二の接地配線３３，３４と、第一，
第二の電源配線４１，４２と、第一の電源引き込み線３
６，接地引き込み線３７とが、配線形状が変形され、図
２（ｂ）に示すように、変形された第一，第二の接地配
線３３ａ，３４ａと、第一，第二の電源配線４２ａ，４
１ａと、第一の電源引き込み線３６ａ，接地引き込み線
３７ａとのようになる。
【００２２】図３は、本発明の半導体装置配線の処理方
法の第二の実施の形態を示すフローチャートである。
法の第二の実施の形態を示すフローチャートである。
【００２３】図３を参照すると、本実施形態の半導体装
置配線の処理方法は、図１の第一の実施の形態の半導体
装置配線の処理方法に、処理ステップ２１，２２を追加
している。他の処理ステップは、図１の第一の実施の形
態の半導体装置配線の処理方法と同様であるので、重複
説明を省略する。
置配線の処理方法は、図１の第一の実施の形態の半導体
装置配線の処理方法に、処理ステップ２１，２２を追加
している。他の処理ステップは、図１の第一の実施の形
態の半導体装置配線の処理方法と同様であるので、重複
説明を省略する。
【００２４】本実施形態の半導体装置配線の処理方法
は、配線形状の図形論理演算処理を行うステップの後、
配線容量が不足する場合、処理ステップ２１において、
各矩形領域の空き領域に各配線層に上下対向した上層配
線パターンおよび下層配線パターンをそれぞれ発生し、
処理ステップ２２において、上層配線および上層配線パ
ターンまたは下層配線および下層配線パターンをそれぞ
れ接続している。
は、配線形状の図形論理演算処理を行うステップの後、
配線容量が不足する場合、処理ステップ２１において、
各矩形領域の空き領域に各配線層に上下対向した上層配
線パターンおよび下層配線パターンをそれぞれ発生し、
処理ステップ２２において、上層配線および上層配線パ
ターンまたは下層配線および下層配線パターンをそれぞ
れ接続している。
【００２５】次に、この半導体装置配線の処理方法を半
導体装置配線の処理例を参照し説明する。図４は、本実
施形態の半導体装置配線の処理方法を適用した半導体装
置配線の処理例を示すレイアウト図である。ここで、図
４（ａ）のレイアウト図は、図３の処理ステップ１８の
配線形状の図形論理演算処理の後の処理例を示し、図４
（ｂ）のレイアウト図は、処理ステップ２２後の処理例
を示す。
導体装置配線の処理例を参照し説明する。図４は、本実
施形態の半導体装置配線の処理方法を適用した半導体装
置配線の処理例を示すレイアウト図である。ここで、図
４（ａ）のレイアウト図は、図３の処理ステップ１８の
配線形状の図形論理演算処理の後の処理例を示し、図４
（ｂ）のレイアウト図は、処理ステップ２２後の処理例
を示す。
【００２６】図４（ａ）は、図３の処理ステップ１８の
配線形状の図形論理演算処理後も、配線形状によって
は、効果的な配線容量を形成できなく、且つ、空き領域
が残存することを示している。すなわち、素子３１を通
過している通過配線３８が有るため、第二の接地配線３
４を変形できず、空き領域が残存してしまっている。
配線形状の図形論理演算処理後も、配線形状によって
は、効果的な配線容量を形成できなく、且つ、空き領域
が残存することを示している。すなわち、素子３１を通
過している通過配線３８が有るため、第二の接地配線３
４を変形できず、空き領域が残存してしまっている。
【００２７】その後、例えば、非常に大きな配線容量を
必要とする配線に対して配線容量不足の場合、処理ステ
ップ２１において、各矩形領域の空き領域に第二の接地
配線パターン４３が発生され、第一の電源配線３３の形
状が変更され、各配線層に上下対向した上層配線パター
ンおよび下層配線パターンがそれぞれ発生されている。
さらに、処理ステップ２２において、第一の接地配線４
０，接続ビア３９を介して、第二の接地配線パターン４
３が第二の接地配線３４と接続されている。このパター
ン接続処理は、自動配線ツールを用いることが望まし
い。
必要とする配線に対して配線容量不足の場合、処理ステ
ップ２１において、各矩形領域の空き領域に第二の接地
配線パターン４３が発生され、第一の電源配線３３の形
状が変更され、各配線層に上下対向した上層配線パター
ンおよび下層配線パターンがそれぞれ発生されている。
さらに、処理ステップ２２において、第一の接地配線４
０，接続ビア３９を介して、第二の接地配線パターン４
３が第二の接地配線３４と接続されている。このパター
ン接続処理は、自動配線ツールを用いることが望まし
い。
【００２８】なお、これら各実施形態で示した半導体装
置配線の処理は、記憶媒体に記録された半導体装置配線
の処理プログラムをコンピュータに実行させることによ
り行われる。
置配線の処理は、記憶媒体に記録された半導体装置配線
の処理プログラムをコンピュータに実行させることによ
り行われる。
【００２９】
【発明の効果】第１の効果は、効果的な配線容量の形成
が可能であり、半導体装置のコストが削減されることで
ある。
が可能であり、半導体装置のコストが削減されることで
ある。
【００３０】その理由は、素子の配置・配線後に配線の
変形を行っており、素子の配置・配線領域以外は、ほと
んどが配線容量の形成のために使用可能となり、チップ
面積の有効利用が可能となるためである。
変形を行っており、素子の配置・配線領域以外は、ほと
んどが配線容量の形成のために使用可能となり、チップ
面積の有効利用が可能となるためである。
【００３１】第２の効果は、半導体装置の開発期間が短
縮され、半導体装置の開発コストが削減されることであ
る。
縮され、半導体装置の開発コストが削減されることであ
る。
【００３２】その理由は、図形論理演算処理を利用して
いるため、そのほとんどが自動処理で可能なためであ
る。
いるため、そのほとんどが自動処理で可能なためであ
る。
【００３３】第３の効果は、素子に供給する実効的な印
加電圧の低下が押さえられ、信頼性が向上することであ
る。
加電圧の低下が押さえられ、信頼性が向上することであ
る。
【００３４】その理由は、電源配線の寄生インダクタン
スを小さくできるためである。
スを小さくできるためである。
【図１】本発明の半導体装置配線の処理方法の第一の実
施の形態を示すフローチャートである。
施の形態を示すフローチャートである。
【図２】図１の半導体装置配線の処理方法を適用した半
導体装置配線の処理例を示すレイアウト図である。
導体装置配線の処理例を示すレイアウト図である。
【図３】本発明の半導体装置配線の処理方法の第二の実
施の形態を示すフローチャートである。
施の形態を示すフローチャートである。
【図４】図２の半導体装置配線の処理方法を適用した半
導体装置配線の処理例を示すレイアウト図である。
導体装置配線の処理例を示すレイアウト図である。
【図５】従来の半導体装置配線の処理方法を適用した半
導体装置配線の処理例を示す構造図である。
導体装置配線の処理例を示す構造図である。
【図６】他の従来の半導体装置配線の処理方法を適用し
た半導体装置配線の処理例を示す構造図である。
た半導体装置配線の処理例を示す構造図である。
１１〜１８，２１〜２２ 処理ステップ ３１ 素子 ３２ 素子間配線 ３３，３３ａ，３４，３４ａ，４０，５２ 接地配線 ３５，３９，６６ 接続ビア ３６，３６ａ 電源引き込み線 ３７，３７ａ 接地引き込み線 ３８ 通過配線 ４１，４１ａ，４２，４２ａ，５３ 電源配線 ４３ 接地配線パターン ５１，６１ シリコン基板 ５４，６５ 絶縁層 ６２ 信号配線層 ６３ 電源配線層 ６４ 接地配線層
Claims (4)
- 【請求項１】 電源配線および素子間配線を複数の配線
層で行う半導体装置配線の処理方法において、予め、回
路設計時のネットリスト情報から前記素子間配線の領域
を見積もると共に、電流計算のシミュレーション情報に
基づき必要最小限の前記各電源配線の領域を見積もり、
チップ面積を決定し、前記各電源配線にそれぞれ隣接配
置された各矩形領域に素子配置および素子間配線を行
い、その後、配線容量を接続する配線および容量値を指
定する情報に基づき配線形状の図形論理演算処理を行い
前記各電源配線の配線形状を変更し、前記各矩形領域の
前記各配線層に上下対向して配線された上層配線および
下層配線を前記配線容量の対向電極として形成すること
を特徴とする、半導体装置配線の処理方法。 - 【請求項２】 電源配線および素子間配線を複数の配線
層で行う半導体装置配線の処理方法において、回路設計
時のネットリスト情報に基づき素子数，素子面積，素子
間配線領域を見積もるステップと、電流計算のシミュレ
ーション情報に基づき必要最小限の電源配線領域を見積
もるステップと、これら各見積ステップの結果を用いて
チップ面積を決定するステップと、このステップで決定
されたチップ面積内に前記ネットリスト情報を基に素子
の仮配置を行うステップと、前記シミュレーション情報
および前記ネットリスト情報を参照して前記各電源配線
のレイアウトを行うステップと、このステップでレイア
ウトされた前記各電源配線に隣接配置された各矩形領域
に前記ネットリスト情報に基づき前記仮配置の素子を配
置し電源または素子間の配線を行うステップと、前記ネ
ットリスト情報を参照し素子の未配置または未配線の有
無を判断し、その判断結果が有の場合、前ステップに戻
り、前記判断結果が無の場合、次ステップに進むステッ
プと、その後、前記素子の未配置または未配線が無の場
合、配線容量を接続する配線およびその容量値を指定す
る情報に基づき配線形状の図形論理演算処理を行い前記
各電源配線の配線形状を変更し、前記各矩形領域の前記
各配線層に上下対向して配線された上層配線および下層
配線を前記配線容量の対向電極として形成するステップ
とを有する、半導体装置配線の処理方法。 - 【請求項３】 前記配線形状の図形論理演算処理を行う
ステップの後、前記配線容量が不足する場合、前記各矩
形領域の空き領域に前記各配線層に上下対向した上層配
線パターンおよび下層配線パターンをそれぞれ発生する
ステップと、前記上層配線および前記上層配線パターン
または前記下層配線および前記下層配線パターンをそれ
ぞれ接続するステップとを有する、請求項２記載の半導
体装置配線の処理方法。 - 【請求項４】 電源配線および素子間配線を複数の配線
層で行う半導体装置配線の処理をコンピュータに実行さ
せるための半導体装置配線の処理プログラムを記録した
記録媒体において、予め、回路設計時のネットリスト情
報から前記素子間配線の領域を見積もると共に、電流計
算のシミュレーション情報に基づき必要最小限の前記各
電源配線の領域を見積もり、チップ面積を決定し、前記
各電源配線にそれぞれ隣接配置された各矩形領域に素子
配置および素子間配線を行い、その後、配線容量を接続
する配線および容量値を指定する情報に基づき配線形状
の図形論理演算処理を行い前記各電源配線の配線形状を
変更し、前記各矩形領域の前記各配線層に上下対向して
配線された上層配線および下層配線を前記配線容量の対
向電極として形成することを特徴とする、半導体装置配
線の処理をコンピュータに実行させるための半導体装置
配線の処理プログラムを記録した記録媒体。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9295628A JPH11135634A (ja) | 1997-10-28 | 1997-10-28 | 半導体装置配線の処理方法、および、半導体装置配線の処理プログラムを記録した記録媒体 |
| US09/176,996 US6177294B1 (en) | 1997-10-28 | 1998-10-22 | Wiring layout method for semiconductor device and recording medium on which wiring layout program for semiconductor device is recorded |
| KR1019980044831A KR100306411B1 (ko) | 1997-10-28 | 1998-10-26 | 반도체장치배선의레이아웃방법및반도체장치를위한배선레이아웃프로그램이기록되는기록매체 |
| CN98120498A CN1215918A (zh) | 1997-10-28 | 1998-10-28 | 半导体器件布线布局方法及存储所用程序的介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9295628A JPH11135634A (ja) | 1997-10-28 | 1997-10-28 | 半導体装置配線の処理方法、および、半導体装置配線の処理プログラムを記録した記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135634A true JPH11135634A (ja) | 1999-05-21 |
Family
ID=17823109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9295628A Pending JPH11135634A (ja) | 1997-10-28 | 1997-10-28 | 半導体装置配線の処理方法、および、半導体装置配線の処理プログラムを記録した記録媒体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6177294B1 (ja) |
| JP (1) | JPH11135634A (ja) |
| KR (1) | KR100306411B1 (ja) |
| CN (1) | CN1215918A (ja) |
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| JP2003092355A (ja) * | 2001-09-19 | 2003-03-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US7412683B2 (en) * | 2004-02-05 | 2008-08-12 | Matsushita Electric Industrial Co., Ltd. | Printed wiring board design method, program therefor, recording medium storing the program recorded therein, printed wiring board design device using them and CAD system |
| JP5196868B2 (ja) * | 2006-06-16 | 2013-05-15 | キヤノン株式会社 | プリント回路板 |
| JP5676368B2 (ja) * | 2011-06-03 | 2015-02-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9454634B1 (en) * | 2014-12-31 | 2016-09-27 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for an integrated circuit package design estimator |
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| JP2888755B2 (ja) * | 1994-04-28 | 1999-05-10 | 株式会社メガチップス | 半導体装置 |
-
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- 1997-10-28 JP JP9295628A patent/JPH11135634A/ja active Pending
-
1998
- 1998-10-22 US US09/176,996 patent/US6177294B1/en not_active Expired - Fee Related
- 1998-10-26 KR KR1019980044831A patent/KR100306411B1/ko not_active IP Right Cessation
- 1998-10-28 CN CN98120498A patent/CN1215918A/zh active Pending
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| Publication number | Publication date |
|---|---|
| KR100306411B1 (ko) | 2001-11-17 |
| CN1215918A (zh) | 1999-05-05 |
| US6177294B1 (en) | 2001-01-23 |
| KR19990037385A (ko) | 1999-05-25 |
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