JP2000114386A - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法Info
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ベースチップとチップの回路分割および配置
と配線を一括して行い、回路分割およびバンプ位置によ
る面積の増加および冗長配線を防止することができ、ま
た、複数のチップを同時に設計してその設計期間を削減
することができる半導体集積回路の設計方法を提供す
る。 【解決手段】 ベースチップ１１上に他のチップ１２を
フリップして実装し、各チップ１１、１２間をバンプ１
３で接続するチップオンチップ方式の半導体集積回路の
設計方法において、複数のチップを一括して配置配線す
ることにより、ベースチップ１１とチップ１２への最適
な回路分割と配線工程でバンプ１３の最適な位置を決定
することで、集積度向上を可能にする。
と配線を一括して行い、回路分割およびバンプ位置によ
る面積の増加および冗長配線を防止することができ、ま
た、複数のチップを同時に設計してその設計期間を削減
することができる半導体集積回路の設計方法を提供す
る。 【解決手段】 ベースチップ１１上に他のチップ１２を
フリップして実装し、各チップ１１、１２間をバンプ１
３で接続するチップオンチップ方式の半導体集積回路の
設計方法において、複数のチップを一括して配置配線す
ることにより、ベースチップ１１とチップ１２への最適
な回路分割と配線工程でバンプ１３の最適な位置を決定
することで、集積度向上を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
構成する複数チップによるチップオンチップのための半
導体集積回路の設計方法に関するものである。
構成する複数チップによるチップオンチップのための半
導体集積回路の設計方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の構成方式として従来か
ら広く行われているチップオンチンプとは、半導体集積
回路を分割して複数チップにより構成し、それらのうち
のベースチップ上にフリップしたチップを重ね、それら
複数のチップをバンプにより接続配線する設計方法であ
る。
ら広く行われているチップオンチンプとは、半導体集積
回路を分割して複数チップにより構成し、それらのうち
のベースチップ上にフリップしたチップを重ね、それら
複数のチップをバンプにより接続配線する設計方法であ
る。
【０００３】図１はチップオンチップの構造を説明する
模式断面図である。図１において、１１はベースチッ
プ、１２はベースチップ１１上に重ねられた第２のチッ
プ、１３はベースチップ１１と第２のチップ１２とを電
気的に接続するバンプ、１４は基板、１５はベースチッ
プ１１と基板１４とを電気的に接続するワイヤーであ
る。
模式断面図である。図１において、１１はベースチッ
プ、１２はベースチップ１１上に重ねられた第２のチッ
プ、１３はベースチップ１１と第２のチップ１２とを電
気的に接続するバンプ、１４は基板、１５はベースチッ
プ１１と基板１４とを電気的に接続するワイヤーであ
る。
【０００４】図２はチップオンチップ方式を用いた従来
の半導体集積回路の設計方法を説明するためのフローチ
ャートである。図２において、２１は回路分割の工程で
あり、２２はバンプの位置決定工程であり、２３は第２
のチップ１２の配置配線工程であり、２４はベースチッ
プ１１の配置配線工程である。
の半導体集積回路の設計方法を説明するためのフローチ
ャートである。図２において、２１は回路分割の工程で
あり、２２はバンプの位置決定工程であり、２３は第２
のチップ１２の配置配線工程であり、２４はベースチッ
プ１１の配置配線工程である。
【０００５】図１に示すように、チップオンチップで
は、複数のチップをバンプで接続するため、半導体集積
回路のベースとなるベースチップ１１と第２のチップ１
２を別々のプロセスで製造することができるため、例え
ばＤＲＡＭ専用プロセスで第２のチップ１２を製造し、
ベースチップ１１をＣＭＯＳプロセスで製造すること
で、ＤＲＡＭとＣＭＯＳの混載プロセスを使用すること
なくＣＭＯＳとＤＲＡＭに特化した個別のプロセスを使
用し、低コストで高性能なＤＲＡＭを搭載したチップを
設計することができ、異なる複数のプロセスを混載する
ことに優れた設計方法である。また、同一プロセス同士
の搭載により、ベースチップ１１の面積縮小によるパッ
ケージの縮小、回路をベースチップ１１と第２のチップ
１２に分割することによる配線長の減少や歩留まりの向
上といった利点がある。
は、複数のチップをバンプで接続するため、半導体集積
回路のベースとなるベースチップ１１と第２のチップ１
２を別々のプロセスで製造することができるため、例え
ばＤＲＡＭ専用プロセスで第２のチップ１２を製造し、
ベースチップ１１をＣＭＯＳプロセスで製造すること
で、ＤＲＡＭとＣＭＯＳの混載プロセスを使用すること
なくＣＭＯＳとＤＲＡＭに特化した個別のプロセスを使
用し、低コストで高性能なＤＲＡＭを搭載したチップを
設計することができ、異なる複数のプロセスを混載する
ことに優れた設計方法である。また、同一プロセス同士
の搭載により、ベースチップ１１の面積縮小によるパッ
ケージの縮小、回路をベースチップ１１と第２のチップ
１２に分割することによる配線長の減少や歩留まりの向
上といった利点がある。
【０００６】このチップオンチップを設計する方法で
は、図２（ａ）および図２（ｂ）に示すように２種類あ
り、図２（ａ）のように、工程２１で予めベースチップ
１１と第２のチップ１２内部で実現する回路を分割し、
工程２２でチップ１１、１２間を電気的に接続するため
のバンプ１３の配置位置を決定してから、工程２３と工
程２４とでベースチップ１１と第２のチップ１２とに対
してそれぞれ配置配線を設計する方法と、図２（ｂ）の
ように、工程２１で回路を分割し、工程２３で第２のチ
ップ１２に対して配置配線を設計した後に、工程２２で
チップ１１、１２間を接続するバンプ１３の配置位置を
決定し、工程２４でベースチップ１１に対して配置配線
を設計する方法がある。
は、図２（ａ）および図２（ｂ）に示すように２種類あ
り、図２（ａ）のように、工程２１で予めベースチップ
１１と第２のチップ１２内部で実現する回路を分割し、
工程２２でチップ１１、１２間を電気的に接続するため
のバンプ１３の配置位置を決定してから、工程２３と工
程２４とでベースチップ１１と第２のチップ１２とに対
してそれぞれ配置配線を設計する方法と、図２（ｂ）の
ように、工程２１で回路を分割し、工程２３で第２のチ
ップ１２に対して配置配線を設計した後に、工程２２で
チップ１１、１２間を接続するバンプ１３の配置位置を
決定し、工程２４でベースチップ１１に対して配置配線
を設計する方法がある。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体集積回路の設計方法では、半導体集積
回路の全回路に対する複数チップへの分割を各チップに
対する配置配線の前に行わなければならず、各チップの
正確な面積を見積もることができないため、第２のチッ
プ１２とベースチップ１１との各面積がアンバランスに
なり、面積的に効率的なチップオンチップを作成するこ
とが困難である。また、第２のチップ１２の面積が大き
くなり過ぎると、ベースチップ１１上への実装が不可能
になる可能性も発生するという問題点を有していた。
うな従来の半導体集積回路の設計方法では、半導体集積
回路の全回路に対する複数チップへの分割を各チップに
対する配置配線の前に行わなければならず、各チップの
正確な面積を見積もることができないため、第２のチッ
プ１２とベースチップ１１との各面積がアンバランスに
なり、面積的に効率的なチップオンチップを作成するこ
とが困難である。また、第２のチップ１２の面積が大き
くなり過ぎると、ベースチップ１１上への実装が不可能
になる可能性も発生するという問題点を有していた。
【０００８】一方、図２（ａ）ではバンプ１３の配置を
あらかじめ決定しなければならず、各チップ１１、１２
の配置結果を反映していないために、チップ１１、１２
間を接続するメタル配線が冗長になり、その配線上での
信号の遅延が増大したり、配線形成のための面積が増加
する。また、図２（ｂ）では、第２のチップ１２とベー
スチップ１１を同時に設計することができないために、
設計期間が増大するという問題点も有していた。
あらかじめ決定しなければならず、各チップ１１、１２
の配置結果を反映していないために、チップ１１、１２
間を接続するメタル配線が冗長になり、その配線上での
信号の遅延が増大したり、配線形成のための面積が増加
する。また、図２（ｂ）では、第２のチップ１２とベー
スチップ１１を同時に設計することができないために、
設計期間が増大するという問題点も有していた。
【０００９】本発明は、上記従来の問題点を解決するも
ので、ベースチップとベースチップ以外のチップの回路
分割、および配置と配線を一括して行い、回路分割およ
びバンプ位置による面積の増加および冗長配線を防止す
ることができ、また、複数のチップを同時に設計してそ
の設計期間を削減することができる半導体集積回路の設
計方法を提供する。
ので、ベースチップとベースチップ以外のチップの回路
分割、および配置と配線を一括して行い、回路分割およ
びバンプ位置による面積の増加および冗長配線を防止す
ることができ、また、複数のチップを同時に設計してそ
の設計期間を削減することができる半導体集積回路の設
計方法を提供する。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体集積回路の設計方法は、ベースチッ
プと第２のチップを同時に配置し、配置工程における制
約でセルの重複をゆるし、配置後、セルの重複を検出し
て、重複した一方のセルを第２のチップに配置すること
により、ベースチップと第２のチップに割り当てる回路
分割及び各チップの配置を同時に行い、ベースチップと
第２のチップの面積を均しくし、チップオンチップの集
積率を向上させるとともに、配置配線禁止領域を設定す
ることにより、ベースチップ上に搭載するチップを複数
に拡張することを特徴とする。
めに本発明の半導体集積回路の設計方法は、ベースチッ
プと第２のチップを同時に配置し、配置工程における制
約でセルの重複をゆるし、配置後、セルの重複を検出し
て、重複した一方のセルを第２のチップに配置すること
により、ベースチップと第２のチップに割り当てる回路
分割及び各チップの配置を同時に行い、ベースチップと
第２のチップの面積を均しくし、チップオンチップの集
積率を向上させるとともに、配置配線禁止領域を設定す
ることにより、ベースチップ上に搭載するチップを複数
に拡張することを特徴とする。
【００１１】また、ベースチップと第２のチップを接続
するバンプをビアとして扱い、ベースチップの配線領域
と第２のチップの配線領域を１つの配線領域と見なし配
線して、配線工程でバンプの位置を決定するため、配線
の迂回が最小限になるバンプの位置を検出するととも
に、配置配線禁止領域を設定することにより、ベースチ
ップ上に搭載するチップを複数に拡張することを特徴と
する。
するバンプをビアとして扱い、ベースチップの配線領域
と第２のチップの配線領域を１つの配線領域と見なし配
線して、配線工程でバンプの位置を決定するため、配線
の迂回が最小限になるバンプの位置を検出するととも
に、配置配線禁止領域を設定することにより、ベースチ
ップ上に搭載するチップを複数に拡張することを特徴と
する。
【００１２】また、上記の各配置工程において、２重に
チップを重ねる代わりに、複数段（Ｎ重）にチップを重
ねることにより、ベースチップ上に複数段チップを搭載
したチップオンチップの設計に対応させることを特徴と
する。
チップを重ねる代わりに、複数段（Ｎ重）にチップを重
ねることにより、ベースチップ上に複数段チップを搭載
したチップオンチップの設計に対応させることを特徴と
する。
【００１３】以上により、ベースチップとベースチップ
以外のチップの回路分割、および配置と配線を一括して
行い、回路分割およびバンプ位置による面積の増加およ
び冗長配線を防止することができ、また、複数のチップ
を同時に設計してその設計期間を削減することができ
る。
以外のチップの回路分割、および配置と配線を一括して
行い、回路分割およびバンプ位置による面積の増加およ
び冗長配線を防止することができ、また、複数のチップ
を同時に設計してその設計期間を削減することができ
る。
【００１４】
【発明の実施の形態】本発明の請求項１記載の半導体集
積回路の設計方法は、半導体集積回路を複数チップによ
り構成し、ベースとなるベースチップ上に他の１つまた
は複数のチップをフリップして実装するチップオンチッ
プのために、前記複数チップの配置および配線を設計す
る半導体集積回路の設計方法であって、同時に前記複数
のチップに対して自動配置および自動配線の設計を行う
方法とする。
積回路の設計方法は、半導体集積回路を複数チップによ
り構成し、ベースとなるベースチップ上に他の１つまた
は複数のチップをフリップして実装するチップオンチッ
プのために、前記複数チップの配置および配線を設計す
る半導体集積回路の設計方法であって、同時に前記複数
のチップに対して自動配置および自動配線の設計を行う
方法とする。
【００１５】請求項２記載の半導体集積回路の設計方法
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の１つまたは複数のチップを
フリップして実装するチップオンチップのために、前記
複数チップの配置および配線を設計する半導体集積回路
の設計方法であって、配線工程でのセルの重なり状態に
基づいて前記半導体集積回路を分割して複数チップ化す
るように設計する方法とする。
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の１つまたは複数のチップを
フリップして実装するチップオンチップのために、前記
複数チップの配置および配線を設計する半導体集積回路
の設計方法であって、配線工程でのセルの重なり状態に
基づいて前記半導体集積回路を分割して複数チップ化す
るように設計する方法とする。
【００１６】これらの方法によると、ベースチップと第
２のチップを同時に配置し、配置工程における制約でセ
ルの重複をゆるし、配置後、セルの重複を検出して、重
複した一方のセルを第２のチップに配置することによ
り、ベースチップと第２のチップに割り当てる回路分割
及び各チップの配置を同時に行い、ベースチップと第２
のチップの面積を均しくし、チップオンチップの集積率
を向上させるとともに、配置配線禁止領域を設定するこ
とにより、ベースチップ上に搭載するチップを複数に拡
張することを可能とする。
２のチップを同時に配置し、配置工程における制約でセ
ルの重複をゆるし、配置後、セルの重複を検出して、重
複した一方のセルを第２のチップに配置することによ
り、ベースチップと第２のチップに割り当てる回路分割
及び各チップの配置を同時に行い、ベースチップと第２
のチップの面積を均しくし、チップオンチップの集積率
を向上させるとともに、配置配線禁止領域を設定するこ
とにより、ベースチップ上に搭載するチップを複数に拡
張することを可能とする。
【００１７】請求項３記載の半導体集積回路の設計方法
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の１つまたは複数のチップを
フリップして実装するチップオンチップのために、前記
複数チップの配置および配線を設計する半導体集積回路
の設計方法であって、前記複数チップ間を接続するバン
プをビアとして扱い、かつ同時に前記複数のチップに対
して自動配線の設計を行う方法とする。
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の１つまたは複数のチップを
フリップして実装するチップオンチップのために、前記
複数チップの配置および配線を設計する半導体集積回路
の設計方法であって、前記複数チップ間を接続するバン
プをビアとして扱い、かつ同時に前記複数のチップに対
して自動配線の設計を行う方法とする。
【００１８】この方法によると、ベースチップと第２の
チップを接続するバンプをビアとして扱い、ベースチッ
プの配線領域と第２のチップの配線領域を１つの配線領
域と見なし配線して、配線工程でバンプの位置を決定す
るため、配線の迂回が最小限になるバンプの位置を検出
するとともに、配置配線禁止領域を設定することによ
り、ベースチップ上に搭載するチップを複数に拡張する
ことを可能とする。
チップを接続するバンプをビアとして扱い、ベースチッ
プの配線領域と第２のチップの配線領域を１つの配線領
域と見なし配線して、配線工程でバンプの位置を決定す
るため、配線の迂回が最小限になるバンプの位置を検出
するとともに、配置配線禁止領域を設定することによ
り、ベースチップ上に搭載するチップを複数に拡張する
ことを可能とする。
【００１９】請求項４記載の半導体集積回路の設計方法
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の複数のチップを複数段重ね
て実装するチップオンチップのために、前記複数チップ
の配置および配線を設計する半導体集積回路の設計方法
であって、請求項１から請求項３のいずれかに記載の設
計方法を用いる方法とする。
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の複数のチップを複数段重ね
て実装するチップオンチップのために、前記複数チップ
の配置および配線を設計する半導体集積回路の設計方法
であって、請求項１から請求項３のいずれかに記載の設
計方法を用いる方法とする。
【００２０】この方法によると、上記請求項２の配置工
程において、２重にチップを重ねる代わりに、複数段
（Ｎ重）にチップを重ねることにより、ベースチップ上
に複数段チップを搭載したチップオンチップの設計に対
応可能とする。
程において、２重にチップを重ねる代わりに、複数段
（Ｎ重）にチップを重ねることにより、ベースチップ上
に複数段チップを搭載したチップオンチップの設計に対
応可能とする。
【００２１】以下、本発明の実施の形態を示す半導体集
積回路の設計方法について、図面を参照しながら具体的
に説明する。 （実施の形態１）図３は本実施の形態１の半導体集積回
路の設計方法を示すフローチャートであり、図１のベー
スチップ１１および第２のチップ１２に対して、半導体
集積回路の全体回路を分割し、各回路を配置する工程を
示している。図３（ａ）において、３１は回路の接続を
示すネットリストを読み込む工程、３２はセルライブラ
リから必要に応じて取り出された各セルの配置工程、３
３はコンパクション工程、３４は回路分割工程である。
積回路の設計方法について、図面を参照しながら具体的
に説明する。 （実施の形態１）図３は本実施の形態１の半導体集積回
路の設計方法を示すフローチャートであり、図１のベー
スチップ１１および第２のチップ１２に対して、半導体
集積回路の全体回路を分割し、各回路を配置する工程を
示している。図３（ａ）において、３１は回路の接続を
示すネットリストを読み込む工程、３２はセルライブラ
リから必要に応じて取り出された各セルの配置工程、３
３はコンパクション工程、３４は回路分割工程である。
【００２２】まず、工程３１でセル間の接続を記載した
ネットリストを読み込み、工程３２で読み込まれたネッ
トリストの接続をもとに配置処理を行う。この配置処理
では、どのようなアルゴリズムでも適用可能であるが、
配置処理の際の制約としてセルが２重に重なることを許
す。工程３３では、前工程３２の配置結果をコンパクシ
ョンする。ただし、この工程３３でもセルが２重に重な
ること（重複）を許す。工程３４の回路分割では、重複
しているセルを検出して、検出されたセルに対して、ベ
ースチップ１１に割り当てるか第２のチップ１２に割り
当てるかを判別する。判別の方法は、重複している２つ
のセルに着目して、各セルをベースチップ１１または第
２のチップ１２に割り当てることにより、ベースチップ
１１と第２のチップ１２にまたがる接続数（ネット数）
が小さくなることを判別の基準とする。
ネットリストを読み込み、工程３２で読み込まれたネッ
トリストの接続をもとに配置処理を行う。この配置処理
では、どのようなアルゴリズムでも適用可能であるが、
配置処理の際の制約としてセルが２重に重なることを許
す。工程３３では、前工程３２の配置結果をコンパクシ
ョンする。ただし、この工程３３でもセルが２重に重な
ること（重複）を許す。工程３４の回路分割では、重複
しているセルを検出して、検出されたセルに対して、ベ
ースチップ１１に割り当てるか第２のチップ１２に割り
当てるかを判別する。判別の方法は、重複している２つ
のセルに着目して、各セルをベースチップ１１または第
２のチップ１２に割り当てることにより、ベースチップ
１１と第２のチップ１２にまたがる接続数（ネット数）
が小さくなることを判別の基準とする。
【００２３】工程３４での回路分割処理の終了後、工程
３５でベースチップ１１と第２のチップ１２との間にま
たがるネット数がチップ間に生成できるバンプの数（バ
ンプ制限数）を超えていない場合、工程３６で再度コン
パクションを実行する。ただし、この工程３６ではセル
の重複を許さない。一方、工程３５でバンプ制限数より
チップ間にまたがるネット数が大きい場合、工程３７で
回路の再分割を行う。この工程３７では、第２のチップ
１２に割り当てられている複数のセルをベースチップ１
１に割り当て直すことにより、チップ１１、１２間にま
たがるネット数が減少する場合のみセルの再分割を行
い、チップ間にまたがるネット数がバンプ制限数より小
さくなるまで繰り返す。
３５でベースチップ１１と第２のチップ１２との間にま
たがるネット数がチップ間に生成できるバンプの数（バ
ンプ制限数）を超えていない場合、工程３６で再度コン
パクションを実行する。ただし、この工程３６ではセル
の重複を許さない。一方、工程３５でバンプ制限数より
チップ間にまたがるネット数が大きい場合、工程３７で
回路の再分割を行う。この工程３７では、第２のチップ
１２に割り当てられている複数のセルをベースチップ１
１に割り当て直すことにより、チップ１１、１２間にま
たがるネット数が減少する場合のみセルの再分割を行
い、チップ間にまたがるネット数がバンプ制限数より小
さくなるまで繰り返す。
【００２４】これにより、配置工程３２およびコンパク
ション工程３３でセルの重複を許した配置結果を導出す
るため、ベースチップ１１の面積が縮小され、重複した
セルは第２のチップ１２に割り当てられるため、第２の
チップ１２とベースチップ１１に割り当てられる面積が
均等に分散され、集積度を向上させることができる。
ション工程３３でセルの重複を許した配置結果を導出す
るため、ベースチップ１１の面積が縮小され、重複した
セルは第２のチップ１２に割り当てられるため、第２の
チップ１２とベースチップ１１に割り当てられる面積が
均等に分散され、集積度を向上させることができる。
【００２５】また、本実施の形態１では、セルを取り扱
う最少単位として配置配線処理をしているが、複数の一
つのクラスタとして扱うことも可能である。特に、配置
工程３２について、図３（ｂ）を用いてさらに詳細に説
明する。
う最少単位として配置配線処理をしているが、複数の一
つのクラスタとして扱うことも可能である。特に、配置
工程３２について、図３（ｂ）を用いてさらに詳細に説
明する。
【００２６】ベースチップ１１と第２のチップ１２の配
置領域の面積をａｒｅａ（１）とし、ａｒｅａ（１）に
全回路を割り当てる。初期値としてｉ＝０とする。全て
のａｒｅａ（ｉ）が以下の条件を満たすまで、ａｒｅａ
（ｉ）の分割を繰り返す。
置領域の面積をａｒｅａ（１）とし、ａｒｅａ（１）に
全回路を割り当てる。初期値としてｉ＝０とする。全て
のａｒｅａ（ｉ）が以下の条件を満たすまで、ａｒｅａ
（ｉ）の分割を繰り返す。
【００２７】つまり、条件として、ａｒｅａ（ｉ）でチ
ップが重なっている場合は、（ａｒｅａ（ｉ）／２＜ａ
ｒｅａ（ｉ）に割り当てられているセルの最大面積）と
なるまで、また、ａｒｅａ（ｉ）でチップが重なってい
ない場合は、（ａｒｅａ（ｉ）に割り当てられているセ
ル数＝１）となるまで、ａｒｅａ（ｉ）の分割を繰り返
す。ａｒｅａ（ｉ）／２をａｒｅａ（２ｉ）、ａｒｅａ
（２ｉ＋１）とする。
ップが重なっている場合は、（ａｒｅａ（ｉ）／２＜ａ
ｒｅａ（ｉ）に割り当てられているセルの最大面積）と
なるまで、また、ａｒｅａ（ｉ）でチップが重なってい
ない場合は、（ａｒｅａ（ｉ）に割り当てられているセ
ル数＝１）となるまで、ａｒｅａ（ｉ）の分割を繰り返
す。ａｒｅａ（ｉ）／２をａｒｅａ（２ｉ）、ａｒｅａ
（２ｉ＋１）とする。
【００２８】ａｒｅａ（ｉ）に割り当てられているセル
をランダムにａｒｅａ（２ｉ＋１）、ａｒｅａ（２ｉ）
に割り当て、ａｒｅａ（２ｉ＋１）とａｒｅａ（２ｉ）
との間にまたがるネット数を最小にするために、ａｒｅ
ａ（２ｉ＋１）とａｒｅａ（２ｉ）との間で全てのセル
の交換を行い、これを上記のａｒｅａ間にまたがるネッ
ト数が改善されなくなるまで繰り返し、ａｒｅａ分割を
終了する。
をランダムにａｒｅａ（２ｉ＋１）、ａｒｅａ（２ｉ）
に割り当て、ａｒｅａ（２ｉ＋１）とａｒｅａ（２ｉ）
との間にまたがるネット数を最小にするために、ａｒｅ
ａ（２ｉ＋１）とａｒｅａ（２ｉ）との間で全てのセル
の交換を行い、これを上記のａｒｅａ間にまたがるネッ
ト数が改善されなくなるまで繰り返し、ａｒｅａ分割を
終了する。
【００２９】以上のａｒｅａ分割処理が終了した段階で
の各ａｒｅａがａｒｅａに割り当てられたセルの配置位
置を表し、チップが重なっている箇所ではセルが重複し
た配置を得ることができ、チップが重なっていない箇所
ではセルが重ならない配置を得ることができる。 （実施の形態２）図４は本実施の形態２の半導体集積回
路の設計方法により設計した半導体集積回路の構造を示
す断面図であり、２層設計のベースチップの上に２層設
計の第２のチップを搭載し、それらチップ間の配線形状
を示す模試図である。
の各ａｒｅａがａｒｅａに割り当てられたセルの配置位
置を表し、チップが重なっている箇所ではセルが重複し
た配置を得ることができ、チップが重なっていない箇所
ではセルが重ならない配置を得ることができる。 （実施の形態２）図４は本実施の形態２の半導体集積回
路の設計方法により設計した半導体集積回路の構造を示
す断面図であり、２層設計のベースチップの上に２層設
計の第２のチップを搭載し、それらチップ間の配線形状
を示す模試図である。
【００３０】図４において、４１は２層設計のベースチ
ップ、４２はベースチップ４１上に実装された２層設計
の第２のチップ、４３はベースチップ４１と第２のチッ
プ４２とを電気的に接続するバンプである。バンプ４３
はベースチップ４１上に形成されたＭｅｔａｌ２層配線
４４（後述する）と第２のチップ４２上に形成されたＭ
ｅｔａｌ２層配線４８（後述する）とを接続するために
形成された導電体である。
ップ、４２はベースチップ４１上に実装された２層設計
の第２のチップ、４３はベースチップ４１と第２のチッ
プ４２とを電気的に接続するバンプである。バンプ４３
はベースチップ４１上に形成されたＭｅｔａｌ２層配線
４４（後述する）と第２のチップ４２上に形成されたＭ
ｅｔａｌ２層配線４８（後述する）とを接続するために
形成された導電体である。
【００３１】４４はベースチップ４１上のＭｅｔａｌ２
層配線、４６はベースチップ４１上のＭｅｔａｌ１層配
線、４５はベースチップ４１上のＭｅｔａｌ１層配線４
６とＭｅｔａｌ２層配線４４とを電気的に接続するＶＩ
Ａ（ビア）、４７はベースチップ４１上のピン、４８は
第２のチップ４２上のＭｅｔａｌ２層配線、４１０は第
２のチップ４２上のＭｅｔａｌ１層配線、４９は第２の
チップ４２上のＭｅｔａｌ１層配線４１０とＭｅｔａｌ
２層配線４８とを電気的に接続するＶＩＡ、４１１は第
２のチップ４２上のピンである。
層配線、４６はベースチップ４１上のＭｅｔａｌ１層配
線、４５はベースチップ４１上のＭｅｔａｌ１層配線４
６とＭｅｔａｌ２層配線４４とを電気的に接続するＶＩ
Ａ（ビア）、４７はベースチップ４１上のピン、４８は
第２のチップ４２上のＭｅｔａｌ２層配線、４１０は第
２のチップ４２上のＭｅｔａｌ１層配線、４９は第２の
チップ４２上のＭｅｔａｌ１層配線４１０とＭｅｔａｌ
２層配線４８とを電気的に接続するＶＩＡ、４１１は第
２のチップ４２上のピンである。
【００３２】図４で示す半導体集積回路では、ピン４７
とピン４１１間を、Ｍｅｔａｌ１層配線４１０、４６と
ＶＩＡ４９、４５とＭｅｔａｌ２層配線４８、４４とバ
ンプ４３を用いて、同一電位にする必要がある。従来手
法では、バンプ４３の位置を予め決定し、バンプ４３か
らピン４７の経路と、バンプ４３からピン４１１までの
経路を検出し、ピン４７とピン４１１までの経路を決定
する。
とピン４１１間を、Ｍｅｔａｌ１層配線４１０、４６と
ＶＩＡ４９、４５とＭｅｔａｌ２層配線４８、４４とバ
ンプ４３を用いて、同一電位にする必要がある。従来手
法では、バンプ４３の位置を予め決定し、バンプ４３か
らピン４７の経路と、バンプ４３からピン４１１までの
経路を検出し、ピン４７とピン４１１までの経路を決定
する。
【００３３】実施の形態２で示す本発明では、第２のチ
ップ４２のＭｅｔａｌ２層配線４８をＭｅｔａｌ３層配
線、第２のチップ４２のＭｅｔａｌ１層配線４１０をＭ
ｅｔａｌ４層配線、バンプ４３をベースチップ４１のＭ
ｅｔａｌ２層配線４４とＭｅｔａｌ３層配線４８を接続
するＶＩＡ、第２のチップ４２のＶＩＡ４９をＭｅｔａ
ｌ３層配線４８とＭｅｔａｌ４層配線４１０間を接続す
るＶＩＡ、とみなすことにより、２つのチップを４層の
配線層構造をもつ１つのチップとする。
ップ４２のＭｅｔａｌ２層配線４８をＭｅｔａｌ３層配
線、第２のチップ４２のＭｅｔａｌ１層配線４１０をＭ
ｅｔａｌ４層配線、バンプ４３をベースチップ４１のＭ
ｅｔａｌ２層配線４４とＭｅｔａｌ３層配線４８を接続
するＶＩＡ、第２のチップ４２のＶＩＡ４９をＭｅｔａ
ｌ３層配線４８とＭｅｔａｌ４層配線４１０間を接続す
るＶＩＡ、とみなすことにより、２つのチップを４層の
配線層構造をもつ１つのチップとする。
【００３４】配線経路を検出する方法では、同時に複数
のチップ間での配線をすることができないが、配線総数
には制限がないが４層チップと見なせば、Ｍｅｔａｌ１
層配線４６にあるピン４７からＭｅｔａｌ４層配線にあ
ると見なしたピン４１１までの経路を容易に検出するこ
とができる。そして、配線結果のＭｅｔａｌ３層配線か
らＭｅｔａｌ４層配線までが第２のチップ４２に、Ｍｅ
ｔａｌ１層配線からＭｅｔａｌ２層配線までがベースチ
ップ４１に、Ｍｅｔａｌ２層配線とＭｅｔａｌ３層配線
間を接続するＶＩＡをバンプ４３に、それぞれ割り当て
ることにより、２チップの配線を同時に実現することが
できる。
のチップ間での配線をすることができないが、配線総数
には制限がないが４層チップと見なせば、Ｍｅｔａｌ１
層配線４６にあるピン４７からＭｅｔａｌ４層配線にあ
ると見なしたピン４１１までの経路を容易に検出するこ
とができる。そして、配線結果のＭｅｔａｌ３層配線か
らＭｅｔａｌ４層配線までが第２のチップ４２に、Ｍｅ
ｔａｌ１層配線からＭｅｔａｌ２層配線までがベースチ
ップ４１に、Ｍｅｔａｌ２層配線とＭｅｔａｌ３層配線
間を接続するＶＩＡをバンプ４３に、それぞれ割り当て
ることにより、２チップの配線を同時に実現することが
できる。
【００３５】この方法により、ベースチップ４１と第２
のチップ４２を同時に配線することで、配線工程時に最
適なバンプ４３の位置を決定することができ、冗長な配
線や面積の増加を防止することができる。 （実施の形態３）図５は本実施の形態３の半導体集積回
路の設計方法により設計した半導体集積回路の構造を示
す断面図であり、３重に２層設計のチップを重ねた図で
ある。これは、ベースチップ５１上に第２のチップ５２
を搭載し、第２のチップ５２の上に第３のチップ５３を
搭載した結果である。図５において、５４は第２のチッ
プ５２の表面から裏面に貫通するスルーホールであり、
５５はバンプ、５６は各チップ上の配線形成面である。
のチップ４２を同時に配線することで、配線工程時に最
適なバンプ４３の位置を決定することができ、冗長な配
線や面積の増加を防止することができる。 （実施の形態３）図５は本実施の形態３の半導体集積回
路の設計方法により設計した半導体集積回路の構造を示
す断面図であり、３重に２層設計のチップを重ねた図で
ある。これは、ベースチップ５１上に第２のチップ５２
を搭載し、第２のチップ５２の上に第３のチップ５３を
搭載した結果である。図５において、５４は第２のチッ
プ５２の表面から裏面に貫通するスルーホールであり、
５５はバンプ、５６は各チップ上の配線形成面である。
【００３６】本実施の形態３の場合、第２のチップ５２
と第３のチップ５３を接続するスルーホール５４とバン
プ５５をＶＩＡとして扱うことと、配置工程とコンパク
ション工程ではセルが３重に重なることを許すことで実
現することができ、配線工程では６層設計として配線す
ることで容易に実現することができ、配置工程以外は図
３（ａ）と同様の方法で設計することができる。
と第３のチップ５３を接続するスルーホール５４とバン
プ５５をＶＩＡとして扱うことと、配置工程とコンパク
ション工程ではセルが３重に重なることを許すことで実
現することができ、配線工程では６層設計として配線す
ることで容易に実現することができ、配置工程以外は図
３（ａ）と同様の方法で設計することができる。
【００３７】以下に図６を用いてチップを３重に重ねた
場合のセルの配置方法について説明する。ベースチップ
５１、第２のチップ５２と第３のチップ５３の総配置領
域の面積をａｒｅａ（１）とし、ａｒｅａ（１）に全回
路を割り当てる。初期値としてｉ＝１とする。全てのａ
ｒｅａ（ｉ）が以下の条件を満たすまで、ａｒｅａ
（ｉ）の分割を繰り返す。
場合のセルの配置方法について説明する。ベースチップ
５１、第２のチップ５２と第３のチップ５３の総配置領
域の面積をａｒｅａ（１）とし、ａｒｅａ（１）に全回
路を割り当てる。初期値としてｉ＝１とする。全てのａ
ｒｅａ（ｉ）が以下の条件を満たすまで、ａｒｅａ
（ｉ）の分割を繰り返す。
【００３８】つまり、条件として、工程６１で、ａｒｅ
ａ（ｉ）でチップが重なっている場合は、工程６２のよ
うに（ａｒｅａ（ｉ）／（チップの重なり数）＜ａｒｅ
ａ（ｉ）に割り当てられているセルの最大面積）とな
り、ａｒｅａ（ｉ）でチップが重なっていない場合は、
工程６３のように（ａｒｅａ（ｉ）に割り当てられてい
るセル数＝１）となるまで、ａｒｅａ（ｉ）の分割を繰
り返す。
ａ（ｉ）でチップが重なっている場合は、工程６２のよ
うに（ａｒｅａ（ｉ）／（チップの重なり数）＜ａｒｅ
ａ（ｉ）に割り当てられているセルの最大面積）とな
り、ａｒｅａ（ｉ）でチップが重なっていない場合は、
工程６３のように（ａｒｅａ（ｉ）に割り当てられてい
るセル数＝１）となるまで、ａｒｅａ（ｉ）の分割を繰
り返す。
【００３９】ａｒｅａ（ｉ）／２をａｒｅａ（２ｉ）、
ａｒｅａ（２ｉ＋１）とする。ａｒｅａ（ｉ）に割り当
てられているセルをランダムにａｒｅａ（２ｉ＋１）、
ａｒｅａ（２ｉ）に割り当て、ａｒｅａ（２ｉ＋１）と
ａｒｅａ（２ｉ）間にまたがるネット数を最小にするた
めに、ａｒｅａ（２ｉ＋１）とａｒｅａ（２ｉ）間で全
てのセルの交換を行い、これを、ａｒｅａ間にまたがる
ネット数が改善されなくなるまで繰り返した後に、ａｒ
ｅａ分割を終了する。
ａｒｅａ（２ｉ＋１）とする。ａｒｅａ（ｉ）に割り当
てられているセルをランダムにａｒｅａ（２ｉ＋１）、
ａｒｅａ（２ｉ）に割り当て、ａｒｅａ（２ｉ＋１）と
ａｒｅａ（２ｉ）間にまたがるネット数を最小にするた
めに、ａｒｅａ（２ｉ＋１）とａｒｅａ（２ｉ）間で全
てのセルの交換を行い、これを、ａｒｅａ間にまたがる
ネット数が改善されなくなるまで繰り返した後に、ａｒ
ｅａ分割を終了する。
【００４０】以上のａｒｅａ分割処理が終了した段階で
の各ａｒｅａがａｒｅａに割り当てられたセルの配置位
置をあらわし、チップが重なっている箇所ではセルが重
複した配置を得ることができ、チップが重なっていない
箇所ではセルが重ならない配置を得ることができる。た
だし、第２のチップ５２のスルーホール５４とセルの配
置領域は共有化することができない場合、予め配置可能
領域と配線可能領域（スルーホール配置領域）を設定す
る必要がある。
の各ａｒｅａがａｒｅａに割り当てられたセルの配置位
置をあらわし、チップが重なっている箇所ではセルが重
複した配置を得ることができ、チップが重なっていない
箇所ではセルが重ならない配置を得ることができる。た
だし、第２のチップ５２のスルーホール５４とセルの配
置領域は共有化することができない場合、予め配置可能
領域と配線可能領域（スルーホール配置領域）を設定す
る必要がある。
【００４１】配置可能領域の設定は、上記配置工程にお
いて、ａｒｅａ（ｉ）の配置領域でのチップの重なりを
検出する工程６１でチップの重なりを検出する代わり
に、配置可能なチップが重なっているかを検出し、工程
６２での条件を（ａｒｅａ（ｉ）／（チップの重なり）
＜最大セル面積）の代わりに（ａｒｅａ（ｉ）／配置可
能なチップの重なり）とすることで実現することができ
る。
いて、ａｒｅａ（ｉ）の配置領域でのチップの重なりを
検出する工程６１でチップの重なりを検出する代わり
に、配置可能なチップが重なっているかを検出し、工程
６２での条件を（ａｒｅａ（ｉ）／（チップの重なり）
＜最大セル面積）の代わりに（ａｒｅａ（ｉ）／配置可
能なチップの重なり）とすることで実現することができ
る。
【００４２】また、上記のようにすることで、３重にチ
ップを重ねるだけでなく、３重以上にチップを重ねるこ
とも容易にできる。なお、上記の実施の形態１〜３につ
いては、ベースチップ上に１つのチップを重ねた場合に
ついてのみ説明したが、図７に示すように、ベースチッ
プＢ１上に複数のチップＣ１、Ｃ２を重ねた場合のチッ
プオンチップについても、同様の方法により設計が可能
であるのは言うまでもない。
ップを重ねるだけでなく、３重以上にチップを重ねるこ
とも容易にできる。なお、上記の実施の形態１〜３につ
いては、ベースチップ上に１つのチップを重ねた場合に
ついてのみ説明したが、図７に示すように、ベースチッ
プＢ１上に複数のチップＣ１、Ｃ２を重ねた場合のチッ
プオンチップについても、同様の方法により設計が可能
であるのは言うまでもない。
【００４３】
【発明の効果】以上のように請求項１または請求項２記
載の発明によれば、ベースチップと第２のチップを同時
に配置し、配置工程における制約でセルの重複をゆる
し、配置後、セルの重複を検出して、重複した一方のセ
ルを第２のチップに配置することにより、ベースチップ
と第２のチップに割り当てる回路分割及び各チップの配
置を同時に行い、ベースチップと第２のチップの面積を
均しくし、チップオンチップの集積率を向上させるとと
もに、配置配線禁止領域を設定することにより、ベース
チップ上に搭載するチップを複数に拡張することができ
る。
載の発明によれば、ベースチップと第２のチップを同時
に配置し、配置工程における制約でセルの重複をゆる
し、配置後、セルの重複を検出して、重複した一方のセ
ルを第２のチップに配置することにより、ベースチップ
と第２のチップに割り当てる回路分割及び各チップの配
置を同時に行い、ベースチップと第２のチップの面積を
均しくし、チップオンチップの集積率を向上させるとと
もに、配置配線禁止領域を設定することにより、ベース
チップ上に搭載するチップを複数に拡張することができ
る。
【００４４】また、請求項３記載の発明によれば、ベー
スチップと第２のチップを接続するバンプをビアとして
扱い、ベースチップの配線領域と第２のチップの配線領
域を１つの配線領域と見なし配線して、配線工程でバン
プの位置を決定するため、配線の迂回が最小限になるバ
ンプの位置を検出するとともに、配置配線禁止領域を設
定することにより、ベースチップ上に搭載するチップを
複数に拡張することができる。
スチップと第２のチップを接続するバンプをビアとして
扱い、ベースチップの配線領域と第２のチップの配線領
域を１つの配線領域と見なし配線して、配線工程でバン
プの位置を決定するため、配線の迂回が最小限になるバ
ンプの位置を検出するとともに、配置配線禁止領域を設
定することにより、ベースチップ上に搭載するチップを
複数に拡張することができる。
【００４５】また、請求項４記載の発明によれば、上記
請求項２の配置工程において、２重にチップを重ねる代
わりに、複数段（Ｎ重）にチップを重ねることにより、
ベースチップ上に複数段チップを搭載したチップオンチ
ップの設計に対応させることができる。
請求項２の配置工程において、２重にチップを重ねる代
わりに、複数段（Ｎ重）にチップを重ねることにより、
ベースチップ上に複数段チップを搭載したチップオンチ
ップの設計に対応させることができる。
【００４６】以上のため、ベースチップとベースチップ
以外のチップの回路分割、および配置と配線を一括して
行い、回路分割およびバンプ位置による面積の増加およ
び冗長配線を防止することができ、また、複数のチップ
を同時に設計してその設計期間を削減することができ
る。
以外のチップの回路分割、および配置と配線を一括して
行い、回路分割およびバンプ位置による面積の増加およ
び冗長配線を防止することができ、また、複数のチップ
を同時に設計してその設計期間を削減することができ
る。
【図１】半導体集積回路におけるチップオンチップの構
造を示す模式断面図
造を示す模式断面図
【図２】従来の半導体集積回路の設計のためのフローチ
ャート図
ャート図
【図３】本発明の実施の形態１の半導体集積回路の設計
のためのフローチャート図
のためのフローチャート図
【図４】本発明の実施の形態２の半導体集積回路でのチ
ップオンチップの模式断面図
ップオンチップの模式断面図
【図５】本発明の実施の形態３の半導体集積回路でのチ
ップオンチップの模式断面図
ップオンチップの模式断面図
【図６】同実施の形態３における配置工程の設計のため
のフローチャート図
のフローチャート図
【図７】本発明の実施の形態の半導体集積回路における
他の配置の説明図
他の配置の説明図
４１、４２ チップ ４３ バンプ ４４、４６、４８、４１０ 配線 ４５、４９ ＶＩＡ（ビア） ４７、４１１ ピン ５１、５２、５３ チップ ５４ （チップの表から裏面を貫通する）スルーホー
ル ５５ バンプ ５６ （チップ上の）配線形成面 Ｂ１ ベースチップ Ｃ１、Ｃ２ チップ
ル ５５ バンプ ５６ （チップ上の）配線形成面 Ｂ１ ベースチップ Ｃ１、Ｃ２ チップ
Claims (4)
- 【請求項１】 半導体集積回路を複数チップにより構成
し、ベースとなるベースチップ上に他の１つまたは複数
のチップをフリップして実装するチップオンチップのた
めに、前記複数チップの配置および配線を設計する半導
体集積回路の設計方法であって、同時に前記複数のチッ
プに対して自動配置および自動配線の設計を行うことを
特徴とする半導体集積回路の設計方法。 - 【請求項２】 半導体集積回路を複数チップにより構成
し、ベースとなるベースチップ上に他の１つまたは複数
のチップをフリップして実装するチップオンチップのた
めに、前記複数チップの配置および配線を設計する半導
体集積回路の設計方法であって、配線工程でのセルの重
なり状態に基づいて前記半導体集積回路を分割して複数
チップ化するように設計することを特徴とする半導体集
積回路の設計方法。 - 【請求項３】 半導体集積回路を複数チップにより構成
し、ベースとなるベースチップ上に他の１つまたは複数
のチップをフリップして実装するチップオンチップのた
めに、前記複数チップの配置および配線を設計する半導
体集積回路の設計方法であって、前記複数チップ間を接
続するバンプをビアとして扱い、かつ同時に前記複数の
チップに対して自動配線の設計を行うことを特徴とする
半導体集積回路の設計方法。 - 【請求項４】 半導体集積回路を複数チップにより構成
し、ベースとなるベースチップ上に他の複数のチップを
複数段重ねて実装するチップオンチップのために、前記
複数チップの配置および配線を設計する半導体集積回路
の設計方法であって、請求項１から請求項３のいずれか
に記載の設計方法を用いることを特徴とする半導体集積
回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10285790A JP2000114386A (ja) | 1998-10-08 | 1998-10-08 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10285790A JP2000114386A (ja) | 1998-10-08 | 1998-10-08 | 半導体集積回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114386A true JP2000114386A (ja) | 2000-04-21 |
Family
ID=17696115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10285790A Pending JP2000114386A (ja) | 1998-10-08 | 1998-10-08 | 半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114386A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110084A (ja) * | 2001-09-28 | 2003-04-11 | Rohm Co Ltd | 半導体装置 |
| DE10223738A1 (de) * | 2002-05-28 | 2003-12-18 | Infineon Technologies Ag | Verfahren zur Verbindung integrierter Schaltungen und entsprechender Verbund integrierter Schaltungen |
| KR100415279B1 (ko) * | 2001-06-26 | 2004-01-16 | 삼성전자주식회사 | 칩 적층 패키지 및 그 제조 방법 |
-
1998
- 1998-10-08 JP JP10285790A patent/JP2000114386A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415279B1 (ko) * | 2001-06-26 | 2004-01-16 | 삼성전자주식회사 | 칩 적층 패키지 및 그 제조 방법 |
| JP2003110084A (ja) * | 2001-09-28 | 2003-04-11 | Rohm Co Ltd | 半導体装置 |
| DE10223738A1 (de) * | 2002-05-28 | 2003-12-18 | Infineon Technologies Ag | Verfahren zur Verbindung integrierter Schaltungen und entsprechender Verbund integrierter Schaltungen |
| US6979591B2 (en) | 2002-05-28 | 2005-12-27 | Infineon Technologies Ag | Connection of integrated circuits |
| DE10223738B4 (de) * | 2002-05-28 | 2007-09-27 | Qimonda Ag | Verfahren zur Verbindung integrierter Schaltungen |
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