JP2000114386A - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法Info
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ベースチップとチップの回路分割および配置
と配線を一括して行い、回路分割およびバンプ位置によ
る面積の増加および冗長配線を防止することができ、ま
た、複数のチップを同時に設計してその設計期間を削減
することができる半導体集積回路の設計方法を提供す
る。 【解決手段】 ベースチップ11上に他のチップ12を
フリップして実装し、各チップ11、12間をバンプ1
3で接続するチップオンチップ方式の半導体集積回路の
設計方法において、複数のチップを一括して配置配線す
ることにより、ベースチップ11とチップ12への最適
な回路分割と配線工程でバンプ13の最適な位置を決定
することで、集積度向上を可能にする。
と配線を一括して行い、回路分割およびバンプ位置によ
る面積の増加および冗長配線を防止することができ、ま
た、複数のチップを同時に設計してその設計期間を削減
することができる半導体集積回路の設計方法を提供す
る。 【解決手段】 ベースチップ11上に他のチップ12を
フリップして実装し、各チップ11、12間をバンプ1
3で接続するチップオンチップ方式の半導体集積回路の
設計方法において、複数のチップを一括して配置配線す
ることにより、ベースチップ11とチップ12への最適
な回路分割と配線工程でバンプ13の最適な位置を決定
することで、集積度向上を可能にする。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路を
構成する複数チップによるチップオンチップのための半
導体集積回路の設計方法に関するものである。
構成する複数チップによるチップオンチップのための半
導体集積回路の設計方法に関するものである。
【0002】
【従来の技術】半導体集積回路の構成方式として従来か
ら広く行われているチップオンチンプとは、半導体集積
回路を分割して複数チップにより構成し、それらのうち
のベースチップ上にフリップしたチップを重ね、それら
複数のチップをバンプにより接続配線する設計方法であ
る。
ら広く行われているチップオンチンプとは、半導体集積
回路を分割して複数チップにより構成し、それらのうち
のベースチップ上にフリップしたチップを重ね、それら
複数のチップをバンプにより接続配線する設計方法であ
る。
【0003】図1はチップオンチップの構造を説明する
模式断面図である。図1において、11はベースチッ
プ、12はベースチップ11上に重ねられた第2のチッ
プ、13はベースチップ11と第2のチップ12とを電
気的に接続するバンプ、14は基板、15はベースチッ
プ11と基板14とを電気的に接続するワイヤーであ
る。
模式断面図である。図1において、11はベースチッ
プ、12はベースチップ11上に重ねられた第2のチッ
プ、13はベースチップ11と第2のチップ12とを電
気的に接続するバンプ、14は基板、15はベースチッ
プ11と基板14とを電気的に接続するワイヤーであ
る。
【0004】図2はチップオンチップ方式を用いた従来
の半導体集積回路の設計方法を説明するためのフローチ
ャートである。図2において、21は回路分割の工程で
あり、22はバンプの位置決定工程であり、23は第2
のチップ12の配置配線工程であり、24はベースチッ
プ11の配置配線工程である。
の半導体集積回路の設計方法を説明するためのフローチ
ャートである。図2において、21は回路分割の工程で
あり、22はバンプの位置決定工程であり、23は第2
のチップ12の配置配線工程であり、24はベースチッ
プ11の配置配線工程である。
【0005】図1に示すように、チップオンチップで
は、複数のチップをバンプで接続するため、半導体集積
回路のベースとなるベースチップ11と第2のチップ1
2を別々のプロセスで製造することができるため、例え
ばDRAM専用プロセスで第2のチップ12を製造し、
ベースチップ11をCMOSプロセスで製造すること
で、DRAMとCMOSの混載プロセスを使用すること
なくCMOSとDRAMに特化した個別のプロセスを使
用し、低コストで高性能なDRAMを搭載したチップを
設計することができ、異なる複数のプロセスを混載する
ことに優れた設計方法である。また、同一プロセス同士
の搭載により、ベースチップ11の面積縮小によるパッ
ケージの縮小、回路をベースチップ11と第2のチップ
12に分割することによる配線長の減少や歩留まりの向
上といった利点がある。
は、複数のチップをバンプで接続するため、半導体集積
回路のベースとなるベースチップ11と第2のチップ1
2を別々のプロセスで製造することができるため、例え
ばDRAM専用プロセスで第2のチップ12を製造し、
ベースチップ11をCMOSプロセスで製造すること
で、DRAMとCMOSの混載プロセスを使用すること
なくCMOSとDRAMに特化した個別のプロセスを使
用し、低コストで高性能なDRAMを搭載したチップを
設計することができ、異なる複数のプロセスを混載する
ことに優れた設計方法である。また、同一プロセス同士
の搭載により、ベースチップ11の面積縮小によるパッ
ケージの縮小、回路をベースチップ11と第2のチップ
12に分割することによる配線長の減少や歩留まりの向
上といった利点がある。
【0006】このチップオンチップを設計する方法で
は、図2(a)および図2(b)に示すように2種類あ
り、図2(a)のように、工程21で予めベースチップ
11と第2のチップ12内部で実現する回路を分割し、
工程22でチップ11、12間を電気的に接続するため
のバンプ13の配置位置を決定してから、工程23と工
程24とでベースチップ11と第2のチップ12とに対
してそれぞれ配置配線を設計する方法と、図2(b)の
ように、工程21で回路を分割し、工程23で第2のチ
ップ12に対して配置配線を設計した後に、工程22で
チップ11、12間を接続するバンプ13の配置位置を
決定し、工程24でベースチップ11に対して配置配線
を設計する方法がある。
は、図2(a)および図2(b)に示すように2種類あ
り、図2(a)のように、工程21で予めベースチップ
11と第2のチップ12内部で実現する回路を分割し、
工程22でチップ11、12間を電気的に接続するため
のバンプ13の配置位置を決定してから、工程23と工
程24とでベースチップ11と第2のチップ12とに対
してそれぞれ配置配線を設計する方法と、図2(b)の
ように、工程21で回路を分割し、工程23で第2のチ
ップ12に対して配置配線を設計した後に、工程22で
チップ11、12間を接続するバンプ13の配置位置を
決定し、工程24でベースチップ11に対して配置配線
を設計する方法がある。
【0007】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体集積回路の設計方法では、半導体集積
回路の全回路に対する複数チップへの分割を各チップに
対する配置配線の前に行わなければならず、各チップの
正確な面積を見積もることができないため、第2のチッ
プ12とベースチップ11との各面積がアンバランスに
なり、面積的に効率的なチップオンチップを作成するこ
とが困難である。また、第2のチップ12の面積が大き
くなり過ぎると、ベースチップ11上への実装が不可能
になる可能性も発生するという問題点を有していた。
うな従来の半導体集積回路の設計方法では、半導体集積
回路の全回路に対する複数チップへの分割を各チップに
対する配置配線の前に行わなければならず、各チップの
正確な面積を見積もることができないため、第2のチッ
プ12とベースチップ11との各面積がアンバランスに
なり、面積的に効率的なチップオンチップを作成するこ
とが困難である。また、第2のチップ12の面積が大き
くなり過ぎると、ベースチップ11上への実装が不可能
になる可能性も発生するという問題点を有していた。
【0008】一方、図2(a)ではバンプ13の配置を
あらかじめ決定しなければならず、各チップ11、12
の配置結果を反映していないために、チップ11、12
間を接続するメタル配線が冗長になり、その配線上での
信号の遅延が増大したり、配線形成のための面積が増加
する。また、図2(b)では、第2のチップ12とベー
スチップ11を同時に設計することができないために、
設計期間が増大するという問題点も有していた。
あらかじめ決定しなければならず、各チップ11、12
の配置結果を反映していないために、チップ11、12
間を接続するメタル配線が冗長になり、その配線上での
信号の遅延が増大したり、配線形成のための面積が増加
する。また、図2(b)では、第2のチップ12とベー
スチップ11を同時に設計することができないために、
設計期間が増大するという問題点も有していた。
【0009】本発明は、上記従来の問題点を解決するも
ので、ベースチップとベースチップ以外のチップの回路
分割、および配置と配線を一括して行い、回路分割およ
びバンプ位置による面積の増加および冗長配線を防止す
ることができ、また、複数のチップを同時に設計してそ
の設計期間を削減することができる半導体集積回路の設
計方法を提供する。
ので、ベースチップとベースチップ以外のチップの回路
分割、および配置と配線を一括して行い、回路分割およ
びバンプ位置による面積の増加および冗長配線を防止す
ることができ、また、複数のチップを同時に設計してそ
の設計期間を削減することができる半導体集積回路の設
計方法を提供する。
【0010】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体集積回路の設計方法は、ベースチッ
プと第2のチップを同時に配置し、配置工程における制
約でセルの重複をゆるし、配置後、セルの重複を検出し
て、重複した一方のセルを第2のチップに配置すること
により、ベースチップと第2のチップに割り当てる回路
分割及び各チップの配置を同時に行い、ベースチップと
第2のチップの面積を均しくし、チップオンチップの集
積率を向上させるとともに、配置配線禁止領域を設定す
ることにより、ベースチップ上に搭載するチップを複数
に拡張することを特徴とする。
めに本発明の半導体集積回路の設計方法は、ベースチッ
プと第2のチップを同時に配置し、配置工程における制
約でセルの重複をゆるし、配置後、セルの重複を検出し
て、重複した一方のセルを第2のチップに配置すること
により、ベースチップと第2のチップに割り当てる回路
分割及び各チップの配置を同時に行い、ベースチップと
第2のチップの面積を均しくし、チップオンチップの集
積率を向上させるとともに、配置配線禁止領域を設定す
ることにより、ベースチップ上に搭載するチップを複数
に拡張することを特徴とする。
【0011】また、ベースチップと第2のチップを接続
するバンプをビアとして扱い、ベースチップの配線領域
と第2のチップの配線領域を1つの配線領域と見なし配
線して、配線工程でバンプの位置を決定するため、配線
の迂回が最小限になるバンプの位置を検出するととも
に、配置配線禁止領域を設定することにより、ベースチ
ップ上に搭載するチップを複数に拡張することを特徴と
する。
するバンプをビアとして扱い、ベースチップの配線領域
と第2のチップの配線領域を1つの配線領域と見なし配
線して、配線工程でバンプの位置を決定するため、配線
の迂回が最小限になるバンプの位置を検出するととも
に、配置配線禁止領域を設定することにより、ベースチ
ップ上に搭載するチップを複数に拡張することを特徴と
する。
【0012】また、上記の各配置工程において、2重に
チップを重ねる代わりに、複数段(N重)にチップを重
ねることにより、ベースチップ上に複数段チップを搭載
したチップオンチップの設計に対応させることを特徴と
する。
チップを重ねる代わりに、複数段(N重)にチップを重
ねることにより、ベースチップ上に複数段チップを搭載
したチップオンチップの設計に対応させることを特徴と
する。
【0013】以上により、ベースチップとベースチップ
以外のチップの回路分割、および配置と配線を一括して
行い、回路分割およびバンプ位置による面積の増加およ
び冗長配線を防止することができ、また、複数のチップ
を同時に設計してその設計期間を削減することができ
る。
以外のチップの回路分割、および配置と配線を一括して
行い、回路分割およびバンプ位置による面積の増加およ
び冗長配線を防止することができ、また、複数のチップ
を同時に設計してその設計期間を削減することができ
る。
【0014】
【発明の実施の形態】本発明の請求項1記載の半導体集
積回路の設計方法は、半導体集積回路を複数チップによ
り構成し、ベースとなるベースチップ上に他の1つまた
は複数のチップをフリップして実装するチップオンチッ
プのために、前記複数チップの配置および配線を設計す
る半導体集積回路の設計方法であって、同時に前記複数
のチップに対して自動配置および自動配線の設計を行う
方法とする。
積回路の設計方法は、半導体集積回路を複数チップによ
り構成し、ベースとなるベースチップ上に他の1つまた
は複数のチップをフリップして実装するチップオンチッ
プのために、前記複数チップの配置および配線を設計す
る半導体集積回路の設計方法であって、同時に前記複数
のチップに対して自動配置および自動配線の設計を行う
方法とする。
【0015】請求項2記載の半導体集積回路の設計方法
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の1つまたは複数のチップを
フリップして実装するチップオンチップのために、前記
複数チップの配置および配線を設計する半導体集積回路
の設計方法であって、配線工程でのセルの重なり状態に
基づいて前記半導体集積回路を分割して複数チップ化す
るように設計する方法とする。
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の1つまたは複数のチップを
フリップして実装するチップオンチップのために、前記
複数チップの配置および配線を設計する半導体集積回路
の設計方法であって、配線工程でのセルの重なり状態に
基づいて前記半導体集積回路を分割して複数チップ化す
るように設計する方法とする。
【0016】これらの方法によると、ベースチップと第
2のチップを同時に配置し、配置工程における制約でセ
ルの重複をゆるし、配置後、セルの重複を検出して、重
複した一方のセルを第2のチップに配置することによ
り、ベースチップと第2のチップに割り当てる回路分割
及び各チップの配置を同時に行い、ベースチップと第2
のチップの面積を均しくし、チップオンチップの集積率
を向上させるとともに、配置配線禁止領域を設定するこ
とにより、ベースチップ上に搭載するチップを複数に拡
張することを可能とする。
2のチップを同時に配置し、配置工程における制約でセ
ルの重複をゆるし、配置後、セルの重複を検出して、重
複した一方のセルを第2のチップに配置することによ
り、ベースチップと第2のチップに割り当てる回路分割
及び各チップの配置を同時に行い、ベースチップと第2
のチップの面積を均しくし、チップオンチップの集積率
を向上させるとともに、配置配線禁止領域を設定するこ
とにより、ベースチップ上に搭載するチップを複数に拡
張することを可能とする。
【0017】請求項3記載の半導体集積回路の設計方法
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の1つまたは複数のチップを
フリップして実装するチップオンチップのために、前記
複数チップの配置および配線を設計する半導体集積回路
の設計方法であって、前記複数チップ間を接続するバン
プをビアとして扱い、かつ同時に前記複数のチップに対
して自動配線の設計を行う方法とする。
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の1つまたは複数のチップを
フリップして実装するチップオンチップのために、前記
複数チップの配置および配線を設計する半導体集積回路
の設計方法であって、前記複数チップ間を接続するバン
プをビアとして扱い、かつ同時に前記複数のチップに対
して自動配線の設計を行う方法とする。
【0018】この方法によると、ベースチップと第2の
チップを接続するバンプをビアとして扱い、ベースチッ
プの配線領域と第2のチップの配線領域を1つの配線領
域と見なし配線して、配線工程でバンプの位置を決定す
るため、配線の迂回が最小限になるバンプの位置を検出
するとともに、配置配線禁止領域を設定することによ
り、ベースチップ上に搭載するチップを複数に拡張する
ことを可能とする。
チップを接続するバンプをビアとして扱い、ベースチッ
プの配線領域と第2のチップの配線領域を1つの配線領
域と見なし配線して、配線工程でバンプの位置を決定す
るため、配線の迂回が最小限になるバンプの位置を検出
するとともに、配置配線禁止領域を設定することによ
り、ベースチップ上に搭載するチップを複数に拡張する
ことを可能とする。
【0019】請求項4記載の半導体集積回路の設計方法
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の複数のチップを複数段重ね
て実装するチップオンチップのために、前記複数チップ
の配置および配線を設計する半導体集積回路の設計方法
であって、請求項1から請求項3のいずれかに記載の設
計方法を用いる方法とする。
は、半導体集積回路を複数チップにより構成し、ベース
となるベースチップ上に他の複数のチップを複数段重ね
て実装するチップオンチップのために、前記複数チップ
の配置および配線を設計する半導体集積回路の設計方法
であって、請求項1から請求項3のいずれかに記載の設
計方法を用いる方法とする。
【0020】この方法によると、上記請求項2の配置工
程において、2重にチップを重ねる代わりに、複数段
(N重)にチップを重ねることにより、ベースチップ上
に複数段チップを搭載したチップオンチップの設計に対
応可能とする。
程において、2重にチップを重ねる代わりに、複数段
(N重)にチップを重ねることにより、ベースチップ上
に複数段チップを搭載したチップオンチップの設計に対
応可能とする。
【0021】以下、本発明の実施の形態を示す半導体集
積回路の設計方法について、図面を参照しながら具体的
に説明する。 (実施の形態1)図3は本実施の形態1の半導体集積回
路の設計方法を示すフローチャートであり、図1のベー
スチップ11および第2のチップ12に対して、半導体
集積回路の全体回路を分割し、各回路を配置する工程を
示している。図3(a)において、31は回路の接続を
示すネットリストを読み込む工程、32はセルライブラ
リから必要に応じて取り出された各セルの配置工程、3
3はコンパクション工程、34は回路分割工程である。
積回路の設計方法について、図面を参照しながら具体的
に説明する。 (実施の形態1)図3は本実施の形態1の半導体集積回
路の設計方法を示すフローチャートであり、図1のベー
スチップ11および第2のチップ12に対して、半導体
集積回路の全体回路を分割し、各回路を配置する工程を
示している。図3(a)において、31は回路の接続を
示すネットリストを読み込む工程、32はセルライブラ
リから必要に応じて取り出された各セルの配置工程、3
3はコンパクション工程、34は回路分割工程である。
【0022】まず、工程31でセル間の接続を記載した
ネットリストを読み込み、工程32で読み込まれたネッ
トリストの接続をもとに配置処理を行う。この配置処理
では、どのようなアルゴリズムでも適用可能であるが、
配置処理の際の制約としてセルが2重に重なることを許
す。工程33では、前工程32の配置結果をコンパクシ
ョンする。ただし、この工程33でもセルが2重に重な
ること(重複)を許す。工程34の回路分割では、重複
しているセルを検出して、検出されたセルに対して、ベ
ースチップ11に割り当てるか第2のチップ12に割り
当てるかを判別する。判別の方法は、重複している2つ
のセルに着目して、各セルをベースチップ11または第
2のチップ12に割り当てることにより、ベースチップ
11と第2のチップ12にまたがる接続数(ネット数)
が小さくなることを判別の基準とする。
ネットリストを読み込み、工程32で読み込まれたネッ
トリストの接続をもとに配置処理を行う。この配置処理
では、どのようなアルゴリズムでも適用可能であるが、
配置処理の際の制約としてセルが2重に重なることを許
す。工程33では、前工程32の配置結果をコンパクシ
ョンする。ただし、この工程33でもセルが2重に重な
ること(重複)を許す。工程34の回路分割では、重複
しているセルを検出して、検出されたセルに対して、ベ
ースチップ11に割り当てるか第2のチップ12に割り
当てるかを判別する。判別の方法は、重複している2つ
のセルに着目して、各セルをベースチップ11または第
2のチップ12に割り当てることにより、ベースチップ
11と第2のチップ12にまたがる接続数(ネット数)
が小さくなることを判別の基準とする。
【0023】工程34での回路分割処理の終了後、工程
35でベースチップ11と第2のチップ12との間にま
たがるネット数がチップ間に生成できるバンプの数(バ
ンプ制限数)を超えていない場合、工程36で再度コン
パクションを実行する。ただし、この工程36ではセル
の重複を許さない。一方、工程35でバンプ制限数より
チップ間にまたがるネット数が大きい場合、工程37で
回路の再分割を行う。この工程37では、第2のチップ
12に割り当てられている複数のセルをベースチップ1
1に割り当て直すことにより、チップ11、12間にま
たがるネット数が減少する場合のみセルの再分割を行
い、チップ間にまたがるネット数がバンプ制限数より小
さくなるまで繰り返す。
35でベースチップ11と第2のチップ12との間にま
たがるネット数がチップ間に生成できるバンプの数(バ
ンプ制限数)を超えていない場合、工程36で再度コン
パクションを実行する。ただし、この工程36ではセル
の重複を許さない。一方、工程35でバンプ制限数より
チップ間にまたがるネット数が大きい場合、工程37で
回路の再分割を行う。この工程37では、第2のチップ
12に割り当てられている複数のセルをベースチップ1
1に割り当て直すことにより、チップ11、12間にま
たがるネット数が減少する場合のみセルの再分割を行
い、チップ間にまたがるネット数がバンプ制限数より小
さくなるまで繰り返す。
【0024】これにより、配置工程32およびコンパク
ション工程33でセルの重複を許した配置結果を導出す
るため、ベースチップ11の面積が縮小され、重複した
セルは第2のチップ12に割り当てられるため、第2の
チップ12とベースチップ11に割り当てられる面積が
均等に分散され、集積度を向上させることができる。
ション工程33でセルの重複を許した配置結果を導出す
るため、ベースチップ11の面積が縮小され、重複した
セルは第2のチップ12に割り当てられるため、第2の
チップ12とベースチップ11に割り当てられる面積が
均等に分散され、集積度を向上させることができる。
【0025】また、本実施の形態1では、セルを取り扱
う最少単位として配置配線処理をしているが、複数の一
つのクラスタとして扱うことも可能である。特に、配置
工程32について、図3(b)を用いてさらに詳細に説
明する。
う最少単位として配置配線処理をしているが、複数の一
つのクラスタとして扱うことも可能である。特に、配置
工程32について、図3(b)を用いてさらに詳細に説
明する。
【0026】ベースチップ11と第2のチップ12の配
置領域の面積をarea(1)とし、area(1)に
全回路を割り当てる。初期値としてi=0とする。全て
のarea(i)が以下の条件を満たすまで、area
(i)の分割を繰り返す。
置領域の面積をarea(1)とし、area(1)に
全回路を割り当てる。初期値としてi=0とする。全て
のarea(i)が以下の条件を満たすまで、area
(i)の分割を繰り返す。
【0027】つまり、条件として、area(i)でチ
ップが重なっている場合は、(area(i)/2<a
rea(i)に割り当てられているセルの最大面積)と
なるまで、また、area(i)でチップが重なってい
ない場合は、(area(i)に割り当てられているセ
ル数=1)となるまで、area(i)の分割を繰り返
す。area(i)/2をarea(2i)、area
(2i+1)とする。
ップが重なっている場合は、(area(i)/2<a
rea(i)に割り当てられているセルの最大面積)と
なるまで、また、area(i)でチップが重なってい
ない場合は、(area(i)に割り当てられているセ
ル数=1)となるまで、area(i)の分割を繰り返
す。area(i)/2をarea(2i)、area
(2i+1)とする。
【0028】area(i)に割り当てられているセル
をランダムにarea(2i+1)、area(2i)
に割り当て、area(2i+1)とarea(2i)
との間にまたがるネット数を最小にするために、are
a(2i+1)とarea(2i)との間で全てのセル
の交換を行い、これを上記のarea間にまたがるネッ
ト数が改善されなくなるまで繰り返し、area分割を
終了する。
をランダムにarea(2i+1)、area(2i)
に割り当て、area(2i+1)とarea(2i)
との間にまたがるネット数を最小にするために、are
a(2i+1)とarea(2i)との間で全てのセル
の交換を行い、これを上記のarea間にまたがるネッ
ト数が改善されなくなるまで繰り返し、area分割を
終了する。
【0029】以上のarea分割処理が終了した段階で
の各areaがareaに割り当てられたセルの配置位
置を表し、チップが重なっている箇所ではセルが重複し
た配置を得ることができ、チップが重なっていない箇所
ではセルが重ならない配置を得ることができる。 (実施の形態2)図4は本実施の形態2の半導体集積回
路の設計方法により設計した半導体集積回路の構造を示
す断面図であり、2層設計のベースチップの上に2層設
計の第2のチップを搭載し、それらチップ間の配線形状
を示す模試図である。
の各areaがareaに割り当てられたセルの配置位
置を表し、チップが重なっている箇所ではセルが重複し
た配置を得ることができ、チップが重なっていない箇所
ではセルが重ならない配置を得ることができる。 (実施の形態2)図4は本実施の形態2の半導体集積回
路の設計方法により設計した半導体集積回路の構造を示
す断面図であり、2層設計のベースチップの上に2層設
計の第2のチップを搭載し、それらチップ間の配線形状
を示す模試図である。
【0030】図4において、41は2層設計のベースチ
ップ、42はベースチップ41上に実装された2層設計
の第2のチップ、43はベースチップ41と第2のチッ
プ42とを電気的に接続するバンプである。バンプ43
はベースチップ41上に形成されたMetal2層配線
44(後述する)と第2のチップ42上に形成されたM
etal2層配線48(後述する)とを接続するために
形成された導電体である。
ップ、42はベースチップ41上に実装された2層設計
の第2のチップ、43はベースチップ41と第2のチッ
プ42とを電気的に接続するバンプである。バンプ43
はベースチップ41上に形成されたMetal2層配線
44(後述する)と第2のチップ42上に形成されたM
etal2層配線48(後述する)とを接続するために
形成された導電体である。
【0031】44はベースチップ41上のMetal2
層配線、46はベースチップ41上のMetal1層配
線、45はベースチップ41上のMetal1層配線4
6とMetal2層配線44とを電気的に接続するVI
A(ビア)、47はベースチップ41上のピン、48は
第2のチップ42上のMetal2層配線、410は第
2のチップ42上のMetal1層配線、49は第2の
チップ42上のMetal1層配線410とMetal
2層配線48とを電気的に接続するVIA、411は第
2のチップ42上のピンである。
層配線、46はベースチップ41上のMetal1層配
線、45はベースチップ41上のMetal1層配線4
6とMetal2層配線44とを電気的に接続するVI
A(ビア)、47はベースチップ41上のピン、48は
第2のチップ42上のMetal2層配線、410は第
2のチップ42上のMetal1層配線、49は第2の
チップ42上のMetal1層配線410とMetal
2層配線48とを電気的に接続するVIA、411は第
2のチップ42上のピンである。
【0032】図4で示す半導体集積回路では、ピン47
とピン411間を、Metal1層配線410、46と
VIA49、45とMetal2層配線48、44とバ
ンプ43を用いて、同一電位にする必要がある。従来手
法では、バンプ43の位置を予め決定し、バンプ43か
らピン47の経路と、バンプ43からピン411までの
経路を検出し、ピン47とピン411までの経路を決定
する。
とピン411間を、Metal1層配線410、46と
VIA49、45とMetal2層配線48、44とバ
ンプ43を用いて、同一電位にする必要がある。従来手
法では、バンプ43の位置を予め決定し、バンプ43か
らピン47の経路と、バンプ43からピン411までの
経路を検出し、ピン47とピン411までの経路を決定
する。
【0033】実施の形態2で示す本発明では、第2のチ
ップ42のMetal2層配線48をMetal3層配
線、第2のチップ42のMetal1層配線410をM
etal4層配線、バンプ43をベースチップ41のM
etal2層配線44とMetal3層配線48を接続
するVIA、第2のチップ42のVIA49をMeta
l3層配線48とMetal4層配線410間を接続す
るVIA、とみなすことにより、2つのチップを4層の
配線層構造をもつ1つのチップとする。
ップ42のMetal2層配線48をMetal3層配
線、第2のチップ42のMetal1層配線410をM
etal4層配線、バンプ43をベースチップ41のM
etal2層配線44とMetal3層配線48を接続
するVIA、第2のチップ42のVIA49をMeta
l3層配線48とMetal4層配線410間を接続す
るVIA、とみなすことにより、2つのチップを4層の
配線層構造をもつ1つのチップとする。
【0034】配線経路を検出する方法では、同時に複数
のチップ間での配線をすることができないが、配線総数
には制限がないが4層チップと見なせば、Metal1
層配線46にあるピン47からMetal4層配線にあ
ると見なしたピン411までの経路を容易に検出するこ
とができる。そして、配線結果のMetal3層配線か
らMetal4層配線までが第2のチップ42に、Me
tal1層配線からMetal2層配線までがベースチ
ップ41に、Metal2層配線とMetal3層配線
間を接続するVIAをバンプ43に、それぞれ割り当て
ることにより、2チップの配線を同時に実現することが
できる。
のチップ間での配線をすることができないが、配線総数
には制限がないが4層チップと見なせば、Metal1
層配線46にあるピン47からMetal4層配線にあ
ると見なしたピン411までの経路を容易に検出するこ
とができる。そして、配線結果のMetal3層配線か
らMetal4層配線までが第2のチップ42に、Me
tal1層配線からMetal2層配線までがベースチ
ップ41に、Metal2層配線とMetal3層配線
間を接続するVIAをバンプ43に、それぞれ割り当て
ることにより、2チップの配線を同時に実現することが
できる。
【0035】この方法により、ベースチップ41と第2
のチップ42を同時に配線することで、配線工程時に最
適なバンプ43の位置を決定することができ、冗長な配
線や面積の増加を防止することができる。 (実施の形態3)図5は本実施の形態3の半導体集積回
路の設計方法により設計した半導体集積回路の構造を示
す断面図であり、3重に2層設計のチップを重ねた図で
ある。これは、ベースチップ51上に第2のチップ52
を搭載し、第2のチップ52の上に第3のチップ53を
搭載した結果である。図5において、54は第2のチッ
プ52の表面から裏面に貫通するスルーホールであり、
55はバンプ、56は各チップ上の配線形成面である。
のチップ42を同時に配線することで、配線工程時に最
適なバンプ43の位置を決定することができ、冗長な配
線や面積の増加を防止することができる。 (実施の形態3)図5は本実施の形態3の半導体集積回
路の設計方法により設計した半導体集積回路の構造を示
す断面図であり、3重に2層設計のチップを重ねた図で
ある。これは、ベースチップ51上に第2のチップ52
を搭載し、第2のチップ52の上に第3のチップ53を
搭載した結果である。図5において、54は第2のチッ
プ52の表面から裏面に貫通するスルーホールであり、
55はバンプ、56は各チップ上の配線形成面である。
【0036】本実施の形態3の場合、第2のチップ52
と第3のチップ53を接続するスルーホール54とバン
プ55をVIAとして扱うことと、配置工程とコンパク
ション工程ではセルが3重に重なることを許すことで実
現することができ、配線工程では6層設計として配線す
ることで容易に実現することができ、配置工程以外は図
3(a)と同様の方法で設計することができる。
と第3のチップ53を接続するスルーホール54とバン
プ55をVIAとして扱うことと、配置工程とコンパク
ション工程ではセルが3重に重なることを許すことで実
現することができ、配線工程では6層設計として配線す
ることで容易に実現することができ、配置工程以外は図
3(a)と同様の方法で設計することができる。
【0037】以下に図6を用いてチップを3重に重ねた
場合のセルの配置方法について説明する。ベースチップ
51、第2のチップ52と第3のチップ53の総配置領
域の面積をarea(1)とし、area(1)に全回
路を割り当てる。初期値としてi=1とする。全てのa
rea(i)が以下の条件を満たすまで、area
(i)の分割を繰り返す。
場合のセルの配置方法について説明する。ベースチップ
51、第2のチップ52と第3のチップ53の総配置領
域の面積をarea(1)とし、area(1)に全回
路を割り当てる。初期値としてi=1とする。全てのa
rea(i)が以下の条件を満たすまで、area
(i)の分割を繰り返す。
【0038】つまり、条件として、工程61で、are
a(i)でチップが重なっている場合は、工程62のよ
うに(area(i)/(チップの重なり数)<are
a(i)に割り当てられているセルの最大面積)とな
り、area(i)でチップが重なっていない場合は、
工程63のように(area(i)に割り当てられてい
るセル数=1)となるまで、area(i)の分割を繰
り返す。
a(i)でチップが重なっている場合は、工程62のよ
うに(area(i)/(チップの重なり数)<are
a(i)に割り当てられているセルの最大面積)とな
り、area(i)でチップが重なっていない場合は、
工程63のように(area(i)に割り当てられてい
るセル数=1)となるまで、area(i)の分割を繰
り返す。
【0039】area(i)/2をarea(2i)、
area(2i+1)とする。area(i)に割り当
てられているセルをランダムにarea(2i+1)、
area(2i)に割り当て、area(2i+1)と
area(2i)間にまたがるネット数を最小にするた
めに、area(2i+1)とarea(2i)間で全
てのセルの交換を行い、これを、area間にまたがる
ネット数が改善されなくなるまで繰り返した後に、ar
ea分割を終了する。
area(2i+1)とする。area(i)に割り当
てられているセルをランダムにarea(2i+1)、
area(2i)に割り当て、area(2i+1)と
area(2i)間にまたがるネット数を最小にするた
めに、area(2i+1)とarea(2i)間で全
てのセルの交換を行い、これを、area間にまたがる
ネット数が改善されなくなるまで繰り返した後に、ar
ea分割を終了する。
【0040】以上のarea分割処理が終了した段階で
の各areaがareaに割り当てられたセルの配置位
置をあらわし、チップが重なっている箇所ではセルが重
複した配置を得ることができ、チップが重なっていない
箇所ではセルが重ならない配置を得ることができる。た
だし、第2のチップ52のスルーホール54とセルの配
置領域は共有化することができない場合、予め配置可能
領域と配線可能領域(スルーホール配置領域)を設定す
る必要がある。
の各areaがareaに割り当てられたセルの配置位
置をあらわし、チップが重なっている箇所ではセルが重
複した配置を得ることができ、チップが重なっていない
箇所ではセルが重ならない配置を得ることができる。た
だし、第2のチップ52のスルーホール54とセルの配
置領域は共有化することができない場合、予め配置可能
領域と配線可能領域(スルーホール配置領域)を設定す
る必要がある。
【0041】配置可能領域の設定は、上記配置工程にお
いて、area(i)の配置領域でのチップの重なりを
検出する工程61でチップの重なりを検出する代わり
に、配置可能なチップが重なっているかを検出し、工程
62での条件を(area(i)/(チップの重なり)
<最大セル面積)の代わりに(area(i)/配置可
能なチップの重なり)とすることで実現することができ
る。
いて、area(i)の配置領域でのチップの重なりを
検出する工程61でチップの重なりを検出する代わり
に、配置可能なチップが重なっているかを検出し、工程
62での条件を(area(i)/(チップの重なり)
<最大セル面積)の代わりに(area(i)/配置可
能なチップの重なり)とすることで実現することができ
る。
【0042】また、上記のようにすることで、3重にチ
ップを重ねるだけでなく、3重以上にチップを重ねるこ
とも容易にできる。なお、上記の実施の形態1〜3につ
いては、ベースチップ上に1つのチップを重ねた場合に
ついてのみ説明したが、図7に示すように、ベースチッ
プB1上に複数のチップC1、C2を重ねた場合のチッ
プオンチップについても、同様の方法により設計が可能
であるのは言うまでもない。
ップを重ねるだけでなく、3重以上にチップを重ねるこ
とも容易にできる。なお、上記の実施の形態1〜3につ
いては、ベースチップ上に1つのチップを重ねた場合に
ついてのみ説明したが、図7に示すように、ベースチッ
プB1上に複数のチップC1、C2を重ねた場合のチッ
プオンチップについても、同様の方法により設計が可能
であるのは言うまでもない。
【0043】
【発明の効果】以上のように請求項1または請求項2記
載の発明によれば、ベースチップと第2のチップを同時
に配置し、配置工程における制約でセルの重複をゆる
し、配置後、セルの重複を検出して、重複した一方のセ
ルを第2のチップに配置することにより、ベースチップ
と第2のチップに割り当てる回路分割及び各チップの配
置を同時に行い、ベースチップと第2のチップの面積を
均しくし、チップオンチップの集積率を向上させるとと
もに、配置配線禁止領域を設定することにより、ベース
チップ上に搭載するチップを複数に拡張することができ
る。
載の発明によれば、ベースチップと第2のチップを同時
に配置し、配置工程における制約でセルの重複をゆる
し、配置後、セルの重複を検出して、重複した一方のセ
ルを第2のチップに配置することにより、ベースチップ
と第2のチップに割り当てる回路分割及び各チップの配
置を同時に行い、ベースチップと第2のチップの面積を
均しくし、チップオンチップの集積率を向上させるとと
もに、配置配線禁止領域を設定することにより、ベース
チップ上に搭載するチップを複数に拡張することができ
る。
【0044】また、請求項3記載の発明によれば、ベー
スチップと第2のチップを接続するバンプをビアとして
扱い、ベースチップの配線領域と第2のチップの配線領
域を1つの配線領域と見なし配線して、配線工程でバン
プの位置を決定するため、配線の迂回が最小限になるバ
ンプの位置を検出するとともに、配置配線禁止領域を設
定することにより、ベースチップ上に搭載するチップを
複数に拡張することができる。
スチップと第2のチップを接続するバンプをビアとして
扱い、ベースチップの配線領域と第2のチップの配線領
域を1つの配線領域と見なし配線して、配線工程でバン
プの位置を決定するため、配線の迂回が最小限になるバ
ンプの位置を検出するとともに、配置配線禁止領域を設
定することにより、ベースチップ上に搭載するチップを
複数に拡張することができる。
【0045】また、請求項4記載の発明によれば、上記
請求項2の配置工程において、2重にチップを重ねる代
わりに、複数段(N重)にチップを重ねることにより、
ベースチップ上に複数段チップを搭載したチップオンチ
ップの設計に対応させることができる。
請求項2の配置工程において、2重にチップを重ねる代
わりに、複数段(N重)にチップを重ねることにより、
ベースチップ上に複数段チップを搭載したチップオンチ
ップの設計に対応させることができる。
【0046】以上のため、ベースチップとベースチップ
以外のチップの回路分割、および配置と配線を一括して
行い、回路分割およびバンプ位置による面積の増加およ
び冗長配線を防止することができ、また、複数のチップ
を同時に設計してその設計期間を削減することができ
る。
以外のチップの回路分割、および配置と配線を一括して
行い、回路分割およびバンプ位置による面積の増加およ
び冗長配線を防止することができ、また、複数のチップ
を同時に設計してその設計期間を削減することができ
る。
【図1】半導体集積回路におけるチップオンチップの構
造を示す模式断面図
造を示す模式断面図
【図2】従来の半導体集積回路の設計のためのフローチ
ャート図
ャート図
【図3】本発明の実施の形態1の半導体集積回路の設計
のためのフローチャート図
のためのフローチャート図
【図4】本発明の実施の形態2の半導体集積回路でのチ
ップオンチップの模式断面図
ップオンチップの模式断面図
【図5】本発明の実施の形態3の半導体集積回路でのチ
ップオンチップの模式断面図
ップオンチップの模式断面図
【図6】同実施の形態3における配置工程の設計のため
のフローチャート図
のフローチャート図
【図7】本発明の実施の形態の半導体集積回路における
他の配置の説明図
他の配置の説明図
41、42 チップ 43 バンプ 44、46、48、410 配線 45、49 VIA(ビア) 47、411 ピン 51、52、53 チップ 54 (チップの表から裏面を貫通する)スルーホー
ル 55 バンプ 56 (チップ上の)配線形成面 B1 ベースチップ C1、C2 チップ
ル 55 バンプ 56 (チップ上の)配線形成面 B1 ベースチップ C1、C2 チップ
Claims (4)
- 【請求項1】 半導体集積回路を複数チップにより構成
し、ベースとなるベースチップ上に他の1つまたは複数
のチップをフリップして実装するチップオンチップのた
めに、前記複数チップの配置および配線を設計する半導
体集積回路の設計方法であって、同時に前記複数のチッ
プに対して自動配置および自動配線の設計を行うことを
特徴とする半導体集積回路の設計方法。 - 【請求項2】 半導体集積回路を複数チップにより構成
し、ベースとなるベースチップ上に他の1つまたは複数
のチップをフリップして実装するチップオンチップのた
めに、前記複数チップの配置および配線を設計する半導
体集積回路の設計方法であって、配線工程でのセルの重
なり状態に基づいて前記半導体集積回路を分割して複数
チップ化するように設計することを特徴とする半導体集
積回路の設計方法。 - 【請求項3】 半導体集積回路を複数チップにより構成
し、ベースとなるベースチップ上に他の1つまたは複数
のチップをフリップして実装するチップオンチップのた
めに、前記複数チップの配置および配線を設計する半導
体集積回路の設計方法であって、前記複数チップ間を接
続するバンプをビアとして扱い、かつ同時に前記複数の
チップに対して自動配線の設計を行うことを特徴とする
半導体集積回路の設計方法。 - 【請求項4】 半導体集積回路を複数チップにより構成
し、ベースとなるベースチップ上に他の複数のチップを
複数段重ねて実装するチップオンチップのために、前記
複数チップの配置および配線を設計する半導体集積回路
の設計方法であって、請求項1から請求項3のいずれか
に記載の設計方法を用いることを特徴とする半導体集積
回路の設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10285790A JP2000114386A (ja) | 1998-10-08 | 1998-10-08 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10285790A JP2000114386A (ja) | 1998-10-08 | 1998-10-08 | 半導体集積回路の設計方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000114386A true JP2000114386A (ja) | 2000-04-21 |
Family
ID=17696115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10285790A Pending JP2000114386A (ja) | 1998-10-08 | 1998-10-08 | 半導体集積回路の設計方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000114386A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003110084A (ja) * | 2001-09-28 | 2003-04-11 | Rohm Co Ltd | 半導体装置 |
DE10223738A1 (de) * | 2002-05-28 | 2003-12-18 | Infineon Technologies Ag | Verfahren zur Verbindung integrierter Schaltungen und entsprechender Verbund integrierter Schaltungen |
KR100415279B1 (ko) * | 2001-06-26 | 2004-01-16 | 삼성전자주식회사 | 칩 적층 패키지 및 그 제조 방법 |
-
1998
- 1998-10-08 JP JP10285790A patent/JP2000114386A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100415279B1 (ko) * | 2001-06-26 | 2004-01-16 | 삼성전자주식회사 | 칩 적층 패키지 및 그 제조 방법 |
JP2003110084A (ja) * | 2001-09-28 | 2003-04-11 | Rohm Co Ltd | 半導体装置 |
DE10223738A1 (de) * | 2002-05-28 | 2003-12-18 | Infineon Technologies Ag | Verfahren zur Verbindung integrierter Schaltungen und entsprechender Verbund integrierter Schaltungen |
US6979591B2 (en) | 2002-05-28 | 2005-12-27 | Infineon Technologies Ag | Connection of integrated circuits |
DE10223738B4 (de) * | 2002-05-28 | 2007-09-27 | Qimonda Ag | Verfahren zur Verbindung integrierter Schaltungen |
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