JP2000068382A - セルレイアウト及びレイアウト方法並びに半導体集積回路装置 - Google Patents
セルレイアウト及びレイアウト方法並びに半導体集積回路装置Info
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- JP2000068382A JP2000068382A JP23714998A JP23714998A JP2000068382A JP 2000068382 A JP2000068382 A JP 2000068382A JP 23714998 A JP23714998 A JP 23714998A JP 23714998 A JP23714998 A JP 23714998A JP 2000068382 A JP2000068382 A JP 2000068382A
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Abstract
(57)【要約】
【課題】 同一ブロック内での電源配線の多系統化と、
多層配線の有効的利用による面積縮小とを実現する。 【解決手段】 スタンダードセルライブラリを用いてレ
イアウトし、セルに対する電源供給のための配線要素
が、セル外枠１８よりも内部にのみ存在する。これによ
り、セルの配置工程の完了のみではセル間の電源配線接
続が行われることがなく、配線工程で初めて電源配線を
接続でき、セルごとに異なる電位の電源系統への接続を
可能とする。また、セル内部での電源配線の配線要素と
して、トランジスタのソース領域、あるいは基盤電位接
続のための領域まで最上層の配線層を用い、そこからス
タックドビアによってトランジスタまたは基盤を接続す
ることによって、信号配線用に下層の配線を使用できる
領域を広げて、ブロックとしての面積の縮小を図ること
ができる。
多層配線の有効的利用による面積縮小とを実現する。 【解決手段】 スタンダードセルライブラリを用いてレ
イアウトし、セルに対する電源供給のための配線要素
が、セル外枠１８よりも内部にのみ存在する。これによ
り、セルの配置工程の完了のみではセル間の電源配線接
続が行われることがなく、配線工程で初めて電源配線を
接続でき、セルごとに異なる電位の電源系統への接続を
可能とする。また、セル内部での電源配線の配線要素と
して、トランジスタのソース領域、あるいは基盤電位接
続のための領域まで最上層の配線層を用い、そこからス
タックドビアによってトランジスタまたは基盤を接続す
ることによって、信号配線用に下層の配線を使用できる
領域を広げて、ブロックとしての面積の縮小を図ること
ができる。
Description
【０００１】
【発明の属する技術分野】この発明は、スタックドビア
を有するセルレイアウト及びレイアウト方法並びに半導
体集積回路装置に関するものである。
を有するセルレイアウト及びレイアウト方法並びに半導
体集積回路装置に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路のレイアウト設計
に用いられるスタンダードセルにおいては、図３に示さ
れるように、電源線３５および接地線３６がレイアウト
されているため、図４に示されるようにセル４１，４２
同士を隣接させた時にセル内への電源供給をする配線要
素が相互に接続され、配置配線工程の配線時に電源ノー
ドの配線を行なう必要がなかった。なお、図３および図
４において、３１は入力ゲート電極、３２はＰ型トラン
ジスタ、３３はＮ型トランジスタ、３４は出力配線、３
７はセル外枠である。
に用いられるスタンダードセルにおいては、図３に示さ
れるように、電源線３５および接地線３６がレイアウト
されているため、図４に示されるようにセル４１，４２
同士を隣接させた時にセル内への電源供給をする配線要
素が相互に接続され、配置配線工程の配線時に電源ノー
ドの配線を行なう必要がなかった。なお、図３および図
４において、３１は入力ゲート電極、３２はＰ型トラン
ジスタ、３３はＮ型トランジスタ、３４は出力配線、３
７はセル外枠である。
【０００３】また、前記電源供給の配線要素３５および
３６は製造工程において最初に形成される配線層か、あ
るいは２番目に形成される配線層を用いていた。なお、
以下では製造工程において最初に形成される配線層を第
１層配線、２番目に形成される配線層を第２層配線、最
後に形成される配線層を最上層配線と記す。
３６は製造工程において最初に形成される配線層か、あ
るいは２番目に形成される配線層を用いていた。なお、
以下では製造工程において最初に形成される配線層を第
１層配線、２番目に形成される配線層を第２層配線、最
後に形成される配線層を最上層配線と記す。
【０００４】
【発明が解決しようとする課題】従来の技術で述べられ
ているように、電源配線はセルの配置のみによって自動
的に接続されてしまうため、一部のセルで他と異なった
電圧の電源ノードから電源供給を行なうということがで
きなかった。また、これも従来の技術で述べられている
ように、スタンダードセル内の電源の配線要素の配線層
は第１層配線または第２層配線を用いている。このた
め、複数のスタンダードセルを組み合わせて作られる、
通常ブロックと呼ばれる単位内における電源配線は第１
層配線又は第２層配線を用いて行なわれることになる。
このため、ブロック内での信号線の配線層として第１層
配線あるいは第２層配線で使用できる領域が限定されて
しまう。さらに、電源配線も信号線配線も第１層配線又
は第２層配線からスタートするため、最近の４層配線や
５層配線といった多層配線プロセスを用いた場合でも、
下層（第１層や第２層）配線の使用率が高く、上層（第
４層や第５層）配線の使用率がそれほど向上しないた
め、全体としての面積縮小に対する多層配線化の効果が
それほど得られなくなってきている。
ているように、電源配線はセルの配置のみによって自動
的に接続されてしまうため、一部のセルで他と異なった
電圧の電源ノードから電源供給を行なうということがで
きなかった。また、これも従来の技術で述べられている
ように、スタンダードセル内の電源の配線要素の配線層
は第１層配線または第２層配線を用いている。このた
め、複数のスタンダードセルを組み合わせて作られる、
通常ブロックと呼ばれる単位内における電源配線は第１
層配線又は第２層配線を用いて行なわれることになる。
このため、ブロック内での信号線の配線層として第１層
配線あるいは第２層配線で使用できる領域が限定されて
しまう。さらに、電源配線も信号線配線も第１層配線又
は第２層配線からスタートするため、最近の４層配線や
５層配線といった多層配線プロセスを用いた場合でも、
下層（第１層や第２層）配線の使用率が高く、上層（第
４層や第５層）配線の使用率がそれほど向上しないた
め、全体としての面積縮小に対する多層配線化の効果が
それほど得られなくなってきている。
【０００５】したがって、この発明の目的は、上記従来
技術の問題点が鑑み、スタンダードセルを用いた半導体
集積回路装置において、同一ブロック内での電源配線の
多系統化と、多層配線の有効的利用による面積縮小とを
実現することができるセルレイアウト及びレイアウト方
法並びに半導体集積回路装置を提供することである。
技術の問題点が鑑み、スタンダードセルを用いた半導体
集積回路装置において、同一ブロック内での電源配線の
多系統化と、多層配線の有効的利用による面積縮小とを
実現することができるセルレイアウト及びレイアウト方
法並びに半導体集積回路装置を提供することである。
【０００６】
【課題を解決するための手段】前記課題を解決するため
にこの発明の請求項１記載のセルレイアウトは、スタッ
クドビアを有する半導体集積回路の設計に使用するセル
を備え、セル配置時の隣接セルとの境界となるセル外枠
の幅及び高さの少なくとも一方が全て揃ったスタンダー
ドセルライブラリのセルレイアウトであって、セルに対
する電源供給のための配線要素が、セル外枠よりも内部
にのみ存在することを特徴とする。
にこの発明の請求項１記載のセルレイアウトは、スタッ
クドビアを有する半導体集積回路の設計に使用するセル
を備え、セル配置時の隣接セルとの境界となるセル外枠
の幅及び高さの少なくとも一方が全て揃ったスタンダー
ドセルライブラリのセルレイアウトであって、セルに対
する電源供給のための配線要素が、セル外枠よりも内部
にのみ存在することを特徴とする。
【０００７】このように、セルに対する電源供給のため
の配線要素が、セル外枠よりも内部にのみ存在するの
で、セルの配置工程の完了のみではセル間の電源配線接
続が行われることがなく、配線工程で初めて電源配線を
接続できる。このため、セルごとに異なる電位の電源系
統への接続を可能とする。請求項２記載のセルレイアウ
トは、スタックドビア、複数の配線層を有する半導体集
積回路の設計に使用するセルを備え、セル配置時の隣接
セルとの境界となるセル外枠の幅及び高さの少なくとも
一方が全て揃ったスタンダードセルライブラリのセルレ
イアウトであって、セルに対する電源供給のための配線
要素を最上層配線層により形成した。このように、セル
内部での電源配線の配線要素として、トランジスタのソ
ース領域、あるいは基盤電位接続のための領域まで最上
層の配線層を用い、そこからスタックドビアによってト
ランジスタまたは基盤を接続することによって、信号配
線用に下層の配線を使用できる領域を広げて、ブロック
としての面積の縮小を図ることができる。
の配線要素が、セル外枠よりも内部にのみ存在するの
で、セルの配置工程の完了のみではセル間の電源配線接
続が行われることがなく、配線工程で初めて電源配線を
接続できる。このため、セルごとに異なる電位の電源系
統への接続を可能とする。請求項２記載のセルレイアウ
トは、スタックドビア、複数の配線層を有する半導体集
積回路の設計に使用するセルを備え、セル配置時の隣接
セルとの境界となるセル外枠の幅及び高さの少なくとも
一方が全て揃ったスタンダードセルライブラリのセルレ
イアウトであって、セルに対する電源供給のための配線
要素を最上層配線層により形成した。このように、セル
内部での電源配線の配線要素として、トランジスタのソ
ース領域、あるいは基盤電位接続のための領域まで最上
層の配線層を用い、そこからスタックドビアによってト
ランジスタまたは基盤を接続することによって、信号配
線用に下層の配線を使用できる領域を広げて、ブロック
としての面積の縮小を図ることができる。
【０００８】これは、信号線がトランジスタへの入力部
および出力部で必ず第１層配線になる必要があるためそ
のノードの終端において必然的に第１層配線になるのに
対し、電源線および接地線はチップ外部からの接続が最
上層配線で始まり、実際にトランジスタに接続するまで
は第１層配線まで乗り換える必要が無いという性質を利
用したものである。
および出力部で必ず第１層配線になる必要があるためそ
のノードの終端において必然的に第１層配線になるのに
対し、電源線および接地線はチップ外部からの接続が最
上層配線で始まり、実際にトランジスタに接続するまで
は第１層配線まで乗り換える必要が無いという性質を利
用したものである。
【０００９】請求項３記載のセルレイアウトは、請求項
１または２において、隣接するセル間の電源配線により
各セルに対する電源供給のための配線要素が接続され
る。このように、隣接するセル間の電源配線により各セ
ルに対する電源供給のための配線要素が接続されるの
で、配置配線工程の配線時において配線要素が新たに生
成されたときに初めて電源配線が接続される。このた
め、セルごとに異なる電位の電源系統への接続ができ
る。
１または２において、隣接するセル間の電源配線により
各セルに対する電源供給のための配線要素が接続され
る。このように、隣接するセル間の電源配線により各セ
ルに対する電源供給のための配線要素が接続されるの
で、配置配線工程の配線時において配線要素が新たに生
成されたときに初めて電源配線が接続される。このた
め、セルごとに異なる電位の電源系統への接続ができ
る。
【００１０】請求項４記載のレイアウト方法は、スタッ
クドビアを有する半導体集積回路の設計に使用するセル
で隣接セルとの境界となるセル外枠の幅及び高さの少な
くとも一方が全て揃ったスタンダードセルを作成する準
備工程と前記スタンダードセルを配置する配置工程後の
配線工程において、前記セルに対する電源供給のための
配線要素を接続するように各セルへの電源配線を行うこ
とを特徴とする。
クドビアを有する半導体集積回路の設計に使用するセル
で隣接セルとの境界となるセル外枠の幅及び高さの少な
くとも一方が全て揃ったスタンダードセルを作成する準
備工程と前記スタンダードセルを配置する配置工程後の
配線工程において、前記セルに対する電源供給のための
配線要素を接続するように各セルへの電源配線を行うこ
とを特徴とする。
【００１１】このように、配置工程後の配線工程におい
て、セルに対する電源供給のための配線要素を接続する
ように各セルへの電源配線を行うので、セル間の配線接
続の段階で電源接続を行うことができて多系統電源への
対応を容易にし、回路動作の高速化を実現することがで
きる。請求項５記載のレイアウト方法は、請求項４にお
いて、各セルへの電源配線を行うときのセル内部の配線
要素の配線層として、準備工程において最後に形成され
る最上層配線層を最優先に割り当て、必要に応じて最上
層配線層以外の配線層を割り当てる。このように、各セ
ルへの電源配線を行うときのセル内部の配線要素の配線
層として、準備工程において最後に形成される最上層配
線層を最優先に割り当て、必要に応じて最上層配線層以
外の配線層を割り当てるので、セル間での信号線の接続
ために使用できる下層での配線領域を最大限に確保で
き、レイアウト面積の縮小を図ることができる。
て、セルに対する電源供給のための配線要素を接続する
ように各セルへの電源配線を行うので、セル間の配線接
続の段階で電源接続を行うことができて多系統電源への
対応を容易にし、回路動作の高速化を実現することがで
きる。請求項５記載のレイアウト方法は、請求項４にお
いて、各セルへの電源配線を行うときのセル内部の配線
要素の配線層として、準備工程において最後に形成され
る最上層配線層を最優先に割り当て、必要に応じて最上
層配線層以外の配線層を割り当てる。このように、各セ
ルへの電源配線を行うときのセル内部の配線要素の配線
層として、準備工程において最後に形成される最上層配
線層を最優先に割り当て、必要に応じて最上層配線層以
外の配線層を割り当てるので、セル間での信号線の接続
ために使用できる下層での配線領域を最大限に確保で
き、レイアウト面積の縮小を図ることができる。
【００１２】請求項６記載の半導体集積回路装置は、請
求項１，２または３記載のセルレイアウトを用いて構成
された。このように構成された半導体集積回路装置は、
上層の配線の使用比率を向上させることができ、信号線
の接続に使用できる下層の配線領域が増えて、レイアウ
トの集積度が向上する。また、多系統電源配線にも容易
に対応が可能となる。
求項１，２または３記載のセルレイアウトを用いて構成
された。このように構成された半導体集積回路装置は、
上層の配線の使用比率を向上させることができ、信号線
の接続に使用できる下層の配線領域が増えて、レイアウ
トの集積度が向上する。また、多系統電源配線にも容易
に対応が可能となる。
【００１３】請求項７記載の半導体集積回路装置は、請
求項４または５記載のレイアウト方法により設計され
た。このように構成された半導体集積回路装置は、請求
項６と同様に多系統電源配線への対応が可能となり、レ
イアウトの集積度が向上する。
求項４または５記載のレイアウト方法により設計され
た。このように構成された半導体集積回路装置は、請求
項６と同様に多系統電源配線への対応が可能となり、レ
イアウトの集積度が向上する。
【００１４】
【発明の実施の形態】この発明の実施の形態を図１およ
び図２に基づいて説明する。図１はこの発明の実施の形
態におけるＣＭＯＳのインバータセルのレイアウト図、
図２は図１に示したセルを用いたブロックレイアウトの
一部を示した図である。この実施の形態の半導体集積回
路の設計に使用するセルはスタックドビアを有し、セル
配置時の隣接セルとの境界となるセル外枠の幅及び高さ
の少なくとも一方が全て揃ったスタンダードセルライブ
ラリとして編成される。図１において、１１は入力のゲ
ート電極、１２はＰ型トランジスタの拡散領域、１３は
Ｎ型トランジスタの拡散領域、１４は出力配線、１５は
電源線、１６は接地線、１７はゲート入力部に接続する
配線、１８はセル外枠である。ここで、via1はゲート電
極１１とMETAL1、及び拡散領域１２，１３とMETAL1をそ
れぞれ接続するコンタクト、via2はMETAL1とMETAL2を接
続するコンタクト、via3はMETAL2とMETAL3を接続するコ
ンタクトである。METAL1、METAL2、METAL3はそれぞれ第
１の配線層、第２の配線層、第３の配線層である。ま
た、ここで使用する半導体プロセスの配線層は３層配線
であるものとする。
び図２に基づいて説明する。図１はこの発明の実施の形
態におけるＣＭＯＳのインバータセルのレイアウト図、
図２は図１に示したセルを用いたブロックレイアウトの
一部を示した図である。この実施の形態の半導体集積回
路の設計に使用するセルはスタックドビアを有し、セル
配置時の隣接セルとの境界となるセル外枠の幅及び高さ
の少なくとも一方が全て揃ったスタンダードセルライブ
ラリとして編成される。図１において、１１は入力のゲ
ート電極、１２はＰ型トランジスタの拡散領域、１３は
Ｎ型トランジスタの拡散領域、１４は出力配線、１５は
電源線、１６は接地線、１７はゲート入力部に接続する
配線、１８はセル外枠である。ここで、via1はゲート電
極１１とMETAL1、及び拡散領域１２，１３とMETAL1をそ
れぞれ接続するコンタクト、via2はMETAL1とMETAL2を接
続するコンタクト、via3はMETAL2とMETAL3を接続するコ
ンタクトである。METAL1、METAL2、METAL3はそれぞれ第
１の配線層、第２の配線層、第３の配線層である。ま
た、ここで使用する半導体プロセスの配線層は３層配線
であるものとする。
【００１５】さらに、電源線１５はMETAL3から直下のvi
a3、METAL2、via2、METAL1、via1を通してＰ型トランジ
スタの拡散領域１２に接続しており、接地線１６も同様
にしてＮ型トランジスタの拡散領域１３に接続してい
る。なお、via2とMETAL2の構成は、via3とMETAL3の構成
と同様であり図示省略する。また、セルに対する電源供
給のための配線要素が、セル外枠よりも内部にのみ存在
する。この場合、図１に示すように、Ｐ型トランジスタ
およびＮ型トランジスタへの電源供給は、スタックドビ
アを用いてセル内における電源線１５および接地線１６
の配線面積が必要最低限になるようにしつつ、プロセス
工程における最上層の配線層でセルに供給される形にな
っている。
a3、METAL2、via2、METAL1、via1を通してＰ型トランジ
スタの拡散領域１２に接続しており、接地線１６も同様
にしてＮ型トランジスタの拡散領域１３に接続してい
る。なお、via2とMETAL2の構成は、via3とMETAL3の構成
と同様であり図示省略する。また、セルに対する電源供
給のための配線要素が、セル外枠よりも内部にのみ存在
する。この場合、図１に示すように、Ｐ型トランジスタ
およびＮ型トランジスタへの電源供給は、スタックドビ
アを用いてセル内における電源線１５および接地線１６
の配線面積が必要最低限になるようにしつつ、プロセス
工程における最上層の配線層でセルに供給される形にな
っている。
【００１６】このような形をとることにより、セル間で
の信号線の接続のために使用できるMETAL1やMETAL2とい
った下層での配線領域を最大限に確保でき、レイアウト
面積の縮小を図ることが可能となる。また、図１の形態
をとることにより、ブロック内において隣接したセルに
対しても異なった電源電位への接続が可能となる。すな
わち、図２に示すように、隣接するセル２４，２５間の
電源配線２１，２２と接地線配線２３により各セルに対
する電源供給のための配線要素が接続される。ここで、
２１は第１の電源電位VDD1を供給するためのMETAL3によ
る電源配線、２２はVDD1とは異なる第２の電源電位VDD2
を供給するためのMETAL3による電源配線、２３はMETAL3
による接地線配線、２４，２５はそれぞれVDD2、VDD1か
らの電源を供給されるセルである。また、２６，２７は
電源線１５への接続のための配線要素、２８，２９は接
地線１６への接続ための配線要素であり、電源線１５お
よび接地線１６とともにセルに対する電源供給のための
配線要素である。なお、ここでは簡単のために信号線の
接続は省略する。
の信号線の接続のために使用できるMETAL1やMETAL2とい
った下層での配線領域を最大限に確保でき、レイアウト
面積の縮小を図ることが可能となる。また、図１の形態
をとることにより、ブロック内において隣接したセルに
対しても異なった電源電位への接続が可能となる。すな
わち、図２に示すように、隣接するセル２４，２５間の
電源配線２１，２２と接地線配線２３により各セルに対
する電源供給のための配線要素が接続される。ここで、
２１は第１の電源電位VDD1を供給するためのMETAL3によ
る電源配線、２２はVDD1とは異なる第２の電源電位VDD2
を供給するためのMETAL3による電源配線、２３はMETAL3
による接地線配線、２４，２５はそれぞれVDD2、VDD1か
らの電源を供給されるセルである。また、２６，２７は
電源線１５への接続のための配線要素、２８，２９は接
地線１６への接続ための配線要素であり、電源線１５お
よび接地線１６とともにセルに対する電源供給のための
配線要素である。なお、ここでは簡単のために信号線の
接続は省略する。
【００１７】つぎにレイアウト方法について説明する。
スタックドビアを有する半導体集積回路の設計に使用す
るセルで隣接するセルとの境界となるセル外枠１８の幅
及び高さの少なくとも一方が全て揃ったスタンダードセ
ル２４，２５を作成する準備工程の後、スタンダードセ
ル２４，２５を配置する配置工程が行われるが、このス
テップは従来通りである。この後の配線工程において、
セル２４，２５に対する電源供給のための配線要素を接
続するように各セル２４，２５への電源配線を行う。
スタックドビアを有する半導体集積回路の設計に使用す
るセルで隣接するセルとの境界となるセル外枠１８の幅
及び高さの少なくとも一方が全て揃ったスタンダードセ
ル２４，２５を作成する準備工程の後、スタンダードセ
ル２４，２５を配置する配置工程が行われるが、このス
テップは従来通りである。この後の配線工程において、
セル２４，２５に対する電源供給のための配線要素を接
続するように各セル２４，２５への電源配線を行う。
【００１８】この場合、配線工程の第１のステップとし
て電源配線を行なう。この時ネットリストには各セルが
どの電位の電源配線に接続されるものかを記述してお
く。この記述に従い、電源配線２１，２２と接地線配線
２３の配線を行なう。この時に各セル２４，２５への電
源供給の配線要素として同時にパターン２６，２７，２
８，２９が生成される。この後ネットリストに従って信
号線の配線接続を行なう。
て電源配線を行なう。この時ネットリストには各セルが
どの電位の電源配線に接続されるものかを記述してお
く。この記述に従い、電源配線２１，２２と接地線配線
２３の配線を行なう。この時に各セル２４，２５への電
源供給の配線要素として同時にパターン２６，２７，２
８，２９が生成される。この後ネットリストに従って信
号線の配線接続を行なう。
【００１９】このような方法をとることにより、従来で
あれば同一のブロック内では全て同じ電源電位からの電
源供給しか行なわれなかったものが、セルによって異な
った電源電位からの電源供給を行なうことが可能とな
る。これにより、一部の信号線だけを低振幅で駆動して
高速化することが可能となる。また、各セルへの電源配
線を行うときのセル内部の配線要素の配線層として、準
備工程において最後に形成される最上層配線層を最優先
に割り当て、必要に応じて最上層配線層以外の配線層を
割り当てるようにしてもよい。
あれば同一のブロック内では全て同じ電源電位からの電
源供給しか行なわれなかったものが、セルによって異な
った電源電位からの電源供給を行なうことが可能とな
る。これにより、一部の信号線だけを低振幅で駆動して
高速化することが可能となる。また、各セルへの電源配
線を行うときのセル内部の配線要素の配線層として、準
備工程において最後に形成される最上層配線層を最優先
に割り当て、必要に応じて最上層配線層以外の配線層を
割り当てるようにしてもよい。
【００２０】以上のようにこの発明の実施の形態によれ
ば、セルに対する電源供給のための配線要素が、セル外
枠よりも内部にのみ存在するので、セルの配置工程の完
了のみではセル間の電源配線接続が行われることがな
く、配線工程で初めて電源配線を接続できる。このた
め、セルごとに異なる電位の電源系統への接続を可能に
する。また、セル内部での電源配線の配線要素として、
トランジスタのソース領域、あるいは基盤電位接続のた
めの領域まで最上層の配線層を用い、そこからスタック
ドビアによってトランジスタまたは基盤を接続すること
によって、信号配線用に下層の配線を使用できる領域を
広げることができる。その結果、多層配線技術を有効に
活用してレイアウト面積の縮小を図り、また、自動配置
配線の中で容易に多系統電源を扱って回路の高速化を図
ることが可能となる。上記構成のセルレイアウト及びレ
イアウト方法を用いて半導体集積回路装置を設計でき
る。
ば、セルに対する電源供給のための配線要素が、セル外
枠よりも内部にのみ存在するので、セルの配置工程の完
了のみではセル間の電源配線接続が行われることがな
く、配線工程で初めて電源配線を接続できる。このた
め、セルごとに異なる電位の電源系統への接続を可能に
する。また、セル内部での電源配線の配線要素として、
トランジスタのソース領域、あるいは基盤電位接続のた
めの領域まで最上層の配線層を用い、そこからスタック
ドビアによってトランジスタまたは基盤を接続すること
によって、信号配線用に下層の配線を使用できる領域を
広げることができる。その結果、多層配線技術を有効に
活用してレイアウト面積の縮小を図り、また、自動配置
配線の中で容易に多系統電源を扱って回路の高速化を図
ることが可能となる。上記構成のセルレイアウト及びレ
イアウト方法を用いて半導体集積回路装置を設計でき
る。
【００２１】
【発明の効果】この発明の請求項１記載のセルレイアウ
トによれば、セルに対する電源供給のための配線要素
が、セル外枠よりも内部にのみ存在するので、セルの配
置工程の完了のみではセル間の電源配線接続が行われる
ことがなく、配線工程で初めて電源配線を接続できる。
このため、セルごとに異なる電位の電源系統への接続を
可能とし、回路の高速動作といった効果を得ることがで
きる。
トによれば、セルに対する電源供給のための配線要素
が、セル外枠よりも内部にのみ存在するので、セルの配
置工程の完了のみではセル間の電源配線接続が行われる
ことがなく、配線工程で初めて電源配線を接続できる。
このため、セルごとに異なる電位の電源系統への接続を
可能とし、回路の高速動作といった効果を得ることがで
きる。
【００２２】この発明の請求項２記載のセルレイアウト
によれば、セル内部での電源配線の配線要素として、ト
ランジスタのソース領域、あるいは基盤電位接続のため
の領域まで最上層の配線層を用い、そこからスタックド
ビアによってトランジスタまたは基盤を接続することに
よって、信号配線用に下層の配線を使用できる領域を広
げて、ブロックとしての面積の縮小を図ることができ
る。
によれば、セル内部での電源配線の配線要素として、ト
ランジスタのソース領域、あるいは基盤電位接続のため
の領域まで最上層の配線層を用い、そこからスタックド
ビアによってトランジスタまたは基盤を接続することに
よって、信号配線用に下層の配線を使用できる領域を広
げて、ブロックとしての面積の縮小を図ることができ
る。
【００２３】請求項３では、隣接するセル間の電源配線
により各セルに対する電源供給のための配線要素が接続
される。このように、隣接するセル間の電源配線により
各セルに対する電源供給のための配線要素が接続される
ので、配置配線工程の配線時において配線要素が新たに
生成されたときに初めて電源配線が接続される。このた
め、セルごとに異なる電位の電源系統への接続ができ
る。
により各セルに対する電源供給のための配線要素が接続
される。このように、隣接するセル間の電源配線により
各セルに対する電源供給のための配線要素が接続される
ので、配置配線工程の配線時において配線要素が新たに
生成されたときに初めて電源配線が接続される。このた
め、セルごとに異なる電位の電源系統への接続ができ
る。
【００２４】この発明の請求項４記載のレイアウト方法
によれば、配置工程後の配線工程において、セルに対す
る電源供給のための配線要素を接続するように各セルへ
の電源配線を行うので、セル間の配線接続の段階で電源
接続を行うことができて多系統電源への対応を容易に
し、回路動作の高速化を実現することができる。請求項
５では、セルに対する電源供給のためのセル内部の配線
要素の配線層として、準備工程において最後に形成され
る最上層配線層を最優先に割り当て、必要に応じて最上
層配線層以外の配線層を割り当てるので、セル間での信
号線の接続ために使用できる下層での配線領域を最大限
に確保でき、レイアウト面積の縮小を図ることができ
る。
によれば、配置工程後の配線工程において、セルに対す
る電源供給のための配線要素を接続するように各セルへ
の電源配線を行うので、セル間の配線接続の段階で電源
接続を行うことができて多系統電源への対応を容易に
し、回路動作の高速化を実現することができる。請求項
５では、セルに対する電源供給のためのセル内部の配線
要素の配線層として、準備工程において最後に形成され
る最上層配線層を最優先に割り当て、必要に応じて最上
層配線層以外の配線層を割り当てるので、セル間での信
号線の接続ために使用できる下層での配線領域を最大限
に確保でき、レイアウト面積の縮小を図ることができ
る。
【００２５】この発明の請求項６記載の半導体集積回路
装置によれば、請求項１，２または３記載のセルレイア
ウトを用いて構成されたので、上層の配線の使用比率を
向上させることができ、信号線の接続に使用できる下層
の配線領域が増えて、レイアウトの集積度が向上する。
また、多系統電源配線にも容易に対応が可能となる。こ
の発明の請求項７記載の半導体集積回路装置によれば、
請求項４または５記載のレイアウト方法により設計され
たので、請求項６と同様に多系統電源配線への対応が可
能となり、レイアウトの集積度が向上する。
装置によれば、請求項１，２または３記載のセルレイア
ウトを用いて構成されたので、上層の配線の使用比率を
向上させることができ、信号線の接続に使用できる下層
の配線領域が増えて、レイアウトの集積度が向上する。
また、多系統電源配線にも容易に対応が可能となる。こ
の発明の請求項７記載の半導体集積回路装置によれば、
請求項４または５記載のレイアウト方法により設計され
たので、請求項６と同様に多系統電源配線への対応が可
能となり、レイアウトの集積度が向上する。
【図１】この発明の実施の形態におけるインバータセル
のレイアウト図である。
のレイアウト図である。
【図２】図１に示したセルを用いたブロックレイアウト
の一部を示した図である。
の一部を示した図である。
【図３】従来例のインバータセルのレイアウト図であ
る。
る。
【図４】従来のセルを用いたブロックレイアウトの一部
を示した図である。
を示した図である。
１２，３２ Ｐ型トランジスタ １３，３３ Ｎ型トランジスタ １５，２１，２２，３５ 電源線 １６，２３，３６ 接地線 １１，３１ 入力ゲート電極 １４，３４ 出力配線 ２６，２７，２８，２９ 電源線および接地線への接続
のための配線要素 １８，３７ セル外枠 ２４，２５，４１，４２ セル
のための配線要素 １８，３７ セル外枠 ２４，２５，４１，４２ セル
Claims (7)
- 【請求項１】 スタックドビアを有する半導体集積回路
の設計に使用するセルを備え、セル配置時の隣接セルと
の境界となるセル外枠の幅及び高さの少なくとも一方が
全て揃ったスタンダードセルライブラリのセルレイアウ
トであって、前記セルに対する電源供給のための配線要
素が、セル外枠よりも内部にのみ存在することを特徴と
するセルレイアウト。 - 【請求項２】 スタックドビア、複数の配線層を有する
半導体集積回路の設計に使用するセルを備え、セル配置
時の隣接セルとの境界となるセル外枠の幅及び高さの少
なくとも一方が全て揃ったスタンダードセルライブラリ
のセルレイアウトであって、前記セルに対する電源供給
のための配線要素を最上層配線層により形成したことを
特徴とするセルレイアウト。 - 【請求項３】 隣接するセル間の電源配線により各セル
に対する電源供給のための配線要素が接続される請求項
１または２記載のセルレイアウト。 - 【請求項４】 スタックドビアを有する半導体集積回路
の設計に使用するセルで隣接セルとの境界となるセル外
枠の幅及び高さの少なくとも一方が全て揃ったスタンダ
ードセルを作成する準備工程と前記スタンダードセルを
配置する配置工程後の配線工程において、前記セルに対
する電源供給のための配線要素を接続するように各セル
への電源配線を行うことを特徴とするレイアウト方法。 - 【請求項５】 各セルへの電源配線を行うときのセル内
部の配線要素の配線層として、準備工程において最後に
形成される最上層配線層を最優先に割り当て、必要に応
じて前記最上層配線層以外の配線層を割り当てる請求項
４記載のレイアウト方法。 - 【請求項６】 請求項１，２または３記載のセルレイア
ウトを用いて構成された半導体集積回路装置。 - 【請求項７】 請求項４または５記載のレイアウト方法
により設計された半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23714998A JP2000068382A (ja) | 1998-08-24 | 1998-08-24 | セルレイアウト及びレイアウト方法並びに半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23714998A JP2000068382A (ja) | 1998-08-24 | 1998-08-24 | セルレイアウト及びレイアウト方法並びに半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068382A true JP2000068382A (ja) | 2000-03-03 |
Family
ID=17011139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23714998A Pending JP2000068382A (ja) | 1998-08-24 | 1998-08-24 | セルレイアウト及びレイアウト方法並びに半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068382A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299450A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 基本セル、半導体集積回路装置、配線方法、及び配線装置 |
-
1998
- 1998-08-24 JP JP23714998A patent/JP2000068382A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299450A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 基本セル、半導体集積回路装置、配線方法、及び配線装置 |
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