JPH0252435A

JPH0252435A - 電源配線構造の設計方法

Info

Publication number: JPH0252435A
Application number: JP20326188A
Authority: JP
Inventors: Chikahiro Hori; 親宏堀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-08-17
Filing date: 1988-08-17
Publication date: 1990-02-22
Anticipated expiration: 2010-05-15
Also published as: JPH0744223B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、大規模ＬＳＩに関し、特に、分割設計手段の
効率を高めることができるＬＳＩの電源配線構造および
その設計方法に関する。

（従来の技術）近年、ＬＳＩは、トランジスタの詳細加工技術を背景と
してま１ます大規模化および複雑化されて来ている。

その結果、大規模化された１つのＬＳＩを一括しＣ設Ｎ
１−Ｊることは、膨大な設計時間がかがる等の問題によ
り困ガとなっている。そして、ＬＳＩの設４時間短縮に
対する要求も強くなってきてａ３す、でれに答えるべく
ＬＳＩのチップを複数のブロックに分割し−Ｃ１その分
割された部分を並行して設Ｊ１する分割設計方法が提案
されＣいる。

ト記分割設計り法によれば、設計上の問題点が細分化さ
れ明確化される。従って、その問題点の対応がとり易く
なるというメリットがあり、例えば、レイアウト段階に
おいて各ブロックの特性に応じで、ｉｔ　ｎ　ＦＭによ
る自動配置配線を用いたり、アレイＩＩ構を用いたりす
ることができるものである。

ざらに、設計の検証を行う際にも、細分化された各ブロ
ックの検証をまず行い、その後に全チップの検−Ｆを行
うことにより効率を上げることができるものである。ま
た、効率をより向上さゼるために、上記分割設計を重ね
て行う階層設計ら提案されている。

上記の如＜　Ｌ　Ｓ　Ｉの設計において分割設計／階層
膜Ｊ１が主流となって来ているが、この分割設計を成功
させるか否力唱よいかに各ブロックの独立性を高められ
るか否かにかかつている。１なわら、となりのブロック
の設計が終わらなければあるブ［コックの設計に着手で
きない状態（独立性が低い状態）では設計時間を短縮す
ることはできない。

そして、ＬＳＩの上記分割設計におけるパターン設計段
階でこの独立性を害する大ぎな要因として幹線電源配線
が上げられる。

ＬＳＩはトランジスタの集合体であり、基本的に電源の
供給なしにトランジスタを動作させることは不可能であ
る。そしてこの電源は、通常、チップの周辺に配設され
たパッドからチップへ供給され、チップ内の各部分へ供
給されるため、チップ内にａ３いて電源の各部分への供
給ルートを設計しなければならないものであった。また
、上記電源配線の設計において、近年のＬＳＩは高速動
作が要求されるので、トランジスタの動作が電源に与え
るノイズ等も考慮する必要があった。

そしＣ１従来においては幹線電源配線の設計はＬＳＩ全
体を視点として行われており、上記分割設計における各
ブロックの独立性といったことに対しては全く考慮され
ていなかった。例えば、第１字図の従来例に示づ如くに
上記分割設計によってブ［］ツクＡ、ブロックＢを独立
してパターン設計し、２つの異なる電位の幹線電源配線
１，２を配設した場合、各ブロックと上記幹線配線１，
２とを接続点４，６を介して結ぶ電源線３．５が干渉し
合う可能性が大であった。

（発明が解決しようとする課題）すなわち、第１♀図に示した従来例においては、上記９
？線電源配線１．２は、ブロックＡ、Ｂを並行して別々
に設計した場合、上記゛電源線３゜５が干渉（接触）し
合う可能性がある様に配設されているものであった。そ
のため、各ブロックの設計が終了し、電源線の設計に移
った時点で、上記電源線の干渉を避けるためにブロック
Ａ、Ｂのパターンを変更設計しなおす必要が生じる危険
性があった。その場合、パターン変更のため、むだな設
計時間が費されることとなり、上記分υ１設計の利点を
十分に生かしきれないという問題点かあつ　ｌこ　。

本発明は、上述した問題点を解決するためになされたも
のであり、その目的は、上記分割設計の利点を十分に牛
かすと共に設計時間を短縮することができるＬＳＩの電
源配線構造およびその設計方法を捏供することである。

［発明の構成］（課題を解決するための手段）上記発明を達成りるために、本発明に従う電源配線構造
は、少なくとも２つの異なる電源電位を複数に分ｖ１さ
れたブロックに供給するための幹線電源配線の少なくと
も一部分が各ブロックごとに隣接して配設され、他の部
分が上記一部分に隣接して各ブロックの間に配設されて
いることを特徴とするものである。

また、上記目的を達成するための本発明に従う電源配線
設計方法は、少なくとも２つの異なる電源電位を複数の
分割されたブロックへ供給するための幹線電源配線にお
ける第１の部分を各ブロックに隣接して配設する工程と
、上記幹線電源配線の第２の部分を上記第１の部分に隣
接して配設する工程と、各ブロックと上記幹線配線とを
接続する電源線を配設する工程と上記各ブロックをチッ
プ」−においてプレイス（配置）する工程と、を具備す
ることを特徴とするものである。

（作用）上記の如き、電源配線構造Ｊることによって、各ブロッ
クと幹線電源配線とを接続する電源線を設計Ｊるに当り
、上記電源線相互の干渉の起る１Ｊ能性は全くないため
、パターン変更等の時間的ロス／、Ｔしに各ブロックの
電源線を同時に設計できるものである。

（実施例）第１図〜第４図を参照して１本発明に従うＬＳＩの電源
配線構造の第１実施例について説明する。

第１図に示ず如くに、この電源配線構造では、２つの異
なる電源電位をブロックΔへ供給するだめの第１の幹線
電源配線（第１の部分〉９と第２の幹線゛七源配線（第
２の部分）１１とを有している。そし−Ｃ１第１の電源
電位を供給するための上２第１の幹線電源配線９は、上
記ブロックＡを囲む様に隣接して設けられ、第２の電源
電位を供給するための上記第２の幹線電源配線１１は、
上記第１の幹線電源配線９を囲む様に配設されている。

第１図においては、説明のために複数のブロックの内の
１つを示しており、図示していない他のブロックの電源
配線も同様の構造となっている。従って、全ブロックを
プレイス（配置）シた状態で上記第２の幹線電源配線１
１は、第３図の番号１７に示す如くに各ブロック間に配
設されている。

第２図および第４図は、第１図および第３図に示した実
施例に４３いて、各ブロックと上記第１および第２の幹
線電源配線９．１１とを接続点１２゜１４を介して接続
するための電源線１３．１５を配設した状態を示したも
のである。図から明らかな様に、各ブロックにおいて電
源線１３．１５のレイアウトがどの様になっていても、
電源線相互が干渉（接触）し合うことは全くないもので
ある。

次に、上記第１実施例における電源配線の設計方法につ
いて説明する。

まず、上記第１の幹線電源配線９を各ブロックをそれぞ
れ囲む様に隣接して配設し、上記第２の幹線電源配線１
１を上記各ブロックにおける上記第１の幹線電源配線９
を囲む様に配設する。そして、上記各ブロックをチップ
上において配置（プレイス）して、各ブロック間におい
て、上記第２の幹線電源配線１１を２本隣接して配設す
る。次に、各ブロックと上記第１および第２の９？線電
源配線９，１１とを接続手段である接続点１２．１４を
介して接続する電源線１３．１５を配設する。

ここで、各ブロックの第１の幹線電源配線９の最も外側
が基準電位となる様にしておけば、プレイスした際に、
上記基準電位側に太い幹線電源ができるため、基準電位
の安定化の観点から見て有利である。特にＣＭＯ８ＬＳ
　Ｉではｇ＊電位は低電位側であり、そちらに多くのＮ
ＭＯ８ｉ−ランジスタが接続されており、ＮＭＯＳトラ
ンジスタの方がＰＭＯＳトランジスタに比べ駆動力が強
いことから発生する雑音も大きくなり易い。従って、基
ｔ￥電位の幹線が太いことは特に有効である。

さらに、幹線電源の割当−Ｃ方法を全ブロックに渡って
統一するとく例えば外側が全て基準電位電源となる様に
すると）？ｔ？源の配線間違いといったミスも軽減でき
る。

次に、第５図および第６図を参照して、本発明の第２実
施例について説明する。

この第２実施例においては、第１図および第３図に示し
た第１実施例の電源配線構造のブロック角の部分に、新
たに電源補強線２１を付加したものである。これにより
、第１の幹線電源配線９が相Ｈに接続され、電源の補強
が行われる。他の構成は第１実施例のものと同様である
ので詳しい説明は省略する。

次に、第７図および第８図を参照して、本発明の第３実
施例について説明する。

この第３実施例は、３つの異なる電源電位を各ブロック
へ供給するものに本発明を適用したものであり、各ブロ
ックを囲む様に第１の幹線電源配線２３が配設されてお
り、その第１の幹線電源配線２３を囲む様に第２の幹線
電源配線２５が配設されＣいる。そして、その第２の幹
線電源配線２５を囲む様に第３の幹線電源配線２７が配
設されているものである。

次に、第９図から第１２図を参照して、本発明の第４実
施例について説明する。

第４実施例においては、第１および第２の幹線電源配＄
５１２９．３１が、各ブロックの一部分を囲む様に配設
されている。すなわち、第゛９図Ｊシよび第１０図に示
づ例では、第１および第２の幹線電源配線２９．３１は
、各ブロックの３つの側方を囲む様に配設されており、
第１１図に示づ°例では、２つの側方を第１２図に示す
例では、１つの側方を囲む様に配設されている。

次に、第１３図および第１４図を参照して、本発明の第
５実施例について説明する。

この第５実施例においては、第１３図に示す如くに、第
１および第２の幹線電源配線３３．３５における各ブロ
ックの１つの側方を他の異なる導電層の配線３７で構成
したものである。そして、第１４図に示す例では、各ブ
ロックの相対する２つの側方を他の異なる導電層の配線
３９．４１で構成しているものである。

次に、第１５図を参照して、本発明の第６実施例につい
て説明する。

この第６実施例のブロックＡ　（、：ａ３いては、内側
へ配設された第１の幹線電源配線４３へ第１の電位が供
給され、外側に配設された第２の幹線電源配線４５へ第
２の電位が供給されており、ブロックＢにおいては、上
記第１の幹線゛市源配線４３へは、上記第２の電位が供
給され、第２の幹線電源配線４５へは、上記第１の電位
が供給される様に構成されているものである。

さらに、第１６図には、本発明の第７実施例が示されて
おり、この第７実施例は、アレイ状マクロブロック４７
と自動配置配線によるマクロブロック４９へ本発明を適
用したものである。

そしＣ１第１７図には、本発明の第８実施例が示されて
いる。この第８実施例は、六角形のブロックに本発明を
適用したものである。

本発明は、上述した実施例に限定されるものではなく、
上記実施例を組合せた様々な実施例が含まれていること
は言うまでもないことである。

［発明の効果］上述の如くに、本発明によれば、少なくとも２つの異な
る電源電位を複数に分割されたブロックに供給するため
の幹線電源配線における第１の部分を各ブロックごとに
隣接して配設し、上記幹線電源配線における第１の部分
以外の第２の部分を、上記第１の部分の隣接して配設し
、上記各ブロックをチップ上においてプレイス（配置）
し、上記各ブロックと上記幹線電源配線とを接続する電
源線を配設して電源配線を形成する様にしｌＣため、各
ブロックと幹線電源配線とを接続する電源線を設計ザる
に当り、上記電源線相互の干渉の起る可能性は全くない
。そのため、パターン変更等の時間的ロスなしに各ブロ
ックの電源線を同時に設計できるものである。

【図面の簡単な説明】

第１図は、本発明を実施したＬＳｒにおける分割ブロッ
クの電源配線構造の平面図、第２図は、第１図に示す実施例において電源線を配設し
た状態を示ず図、第３図は、第１図に示した実施例の変形例を示Ｊ図、第４図は、第３図に示す変形例において電源線を配設し
た状態を示Ｊ図、第５図および第６図は、本発明に従う電源配線構造の第
２実施例を示す図、第７図および第８図は、本発明に従う電源配線構造の第
３実施例を示ず図、第９図〜第１２図は、本発明に従う電源配線構造の第４
実施例を示す図、第１３図および第１４図は、本発明に従う電源配線構造
の第５実施例を示す図、第１５図〜第１７図は、それぞれ本発明に従う電源配線
構造の第６〜第８実施例を示す図、第１８図は、従来技
術による分割ブロックの電源配設構造を示す図である。９．２３．２９．３３．４３・・・第１の幹線電源配線
（第１の部分）１１．２５，３１．３５．４５・・・第２の幹線電源配
線（第２の部分）１３．１５・・・電源線１２．１４・・・接続手段

Claims

【特許請求の範囲】

（１）少なくとも２つの異なる電源電位をＬＳＩチップ
上において複雑に分割されたブロックへ供給するための
電源配線構造にして、上記各ブロックごとに上記各ブロ
ックに隣接して配設された第１の部分および上記第１の
部分に隣接して配設された上記第１の部分以外の第２の
部分から成る幹線電源配線と、上記各ブロックと上記幹
線電源配線とを接続するための複数の電源線とを具備し
たことを特徴とする電源配線構造。
（２）上記幹線電源配線の第１の部分が、一方の電源電
位を供給する部分であり、上記第２の部分が、他方の電
源電位を供給する部分であることを特徴とする請求項１
に記載の電源配線構造。
（３）上記幹線電源配線の第２の部分が、上記各ブロッ
クの間に配設されていることを特徴とする請求項２に記
載の電源配線構造。
（４）上記幹線電源配線の第１の部分が、上記ブロック
を囲む様に隣接して配設されており、上記第２の部分が
上記第１の部分を囲む様に配設されていることを特徴と
する請求項３に記載の電源配線構造。
（５）上記幹線電源配線の第２の部分における特定のブ
ロック間の部分が、上記第２の部分の約２倍の幅を有す
る一本の配線となっていることを特徴とする請求項４に
記載の電源配線構造。
（６）上記各ブロックが、矩形状であることを特徴とす
る請求項１に記載の電源配線構造。
（７）上記各ブロックが、多角形状であることを特徴と
する請求項１に記載の電源配線構造。
（８）上記幹線電源配線に電源補強線が配設されている
ことを特徴とする請求項１に記載の電源配線構造。
（９）上記電源補強線が、上記矩形ブロックの角に配設
されていることを特徴とする請求項６および８に記載の
電源配線構造。
（１０）上記幹線電源配線の第１の部分の最も外側が、
基準電位であることを特徴とする請求項１に記載の電源
配線構造。
（１１）上記幹線電源配線の第２の部分が、上記第１の
部分より低電位であることを特徴とする請求項４に記載
の電源配線構造。
（１２）３つの異なる電源電位を各ブロックへ供給する
ために上記幹線電源配線が、さらに、上記第２の部分を
囲む様に配設された第３の部分を有していることを特徴
とする請求項４に記載の電源配線構造。
（１３）上記矩形状のブロックの少なくとも１つの側方
を囲む様に上記幹線電源配線が配設されていることを特
徴とする請求項２に記載の電源配線構造。
（１４）上記複数のブロックの内の１つのブロックにお
いては、上記第１の部分が、第１の電源電位を供給し、
上記第２の部分が、第２の電源電位を供給し、他の１つ
のブロックにおいては、上記第１の部分が、第２の電源
電位を供給し、上記第２の部分が、第１の電源電位を供
給する様に構成されていることを特徴とする請求項１に
記載の電源配線構造。
（１５）少なくとも２つの異なる電源電位をＬＳＩチッ
プ上において複数に分割されたブロックへ供給するため
の電源配線構造の設計方法にして、幹線電源配線の第１
の部分を各ブロックごとに隣接して配設する工程と、上
記幹線電源配線における第１の部分以外の第２の部分を
上記第１の部分に隣接して配設する工程と、上記各ブロ
ックと上記幹線電源配線とを接続する電源線を配設する
工程と、上記幹線電源配線および電源線の配設された各
ブロックをチップ上にプレイスする工程と、を具備して
いることを特徴とする電源配線構造の設計方法。
（１６）上記幹線電源配線の第１の部分が、一方の電源
電位を供給する部分であり、上記第２の部分が、他方の
電源電位を供給する部分であることを特徴とする請求項
１５に記載の電源配線構造の設計方法。
（１７）上記幹線電源配線の第２の部分が、上記各ブロ
ック間に配設されていることを特徴とする請求項１６に
記載の電源配線構造の設計方法。
（１８）上記幹線電源配線の第１の部分が、上記ブロッ
クを囲む様に隣接して配設されており、上記第２の部分
が上記第１の部分を囲む様に配設されていることを特徴
とする請求項１７に記載の電源配線構造の設計方法。