JPS61208237A - マスタスライス集積回路 - Google Patents
マスタスライス集積回路Info
- Publication number
- JPS61208237A JPS61208237A JP60048163A JP4816385A JPS61208237A JP S61208237 A JPS61208237 A JP S61208237A JP 60048163 A JP60048163 A JP 60048163A JP 4816385 A JP4816385 A JP 4816385A JP S61208237 A JPS61208237 A JP S61208237A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- pads
- pad
- pattern
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明のマスタスライス集積回路は、チップの周辺に設
けられた多数のパッドと、該多数のパッドのうち電源線
に接続されるパッドを除く残りのパッドのみに対応する
Ｉ／Ｏセルとが設けられていて、該Ｉ／Ｏセルの幅と各
隣接パッド間の間隔とが所定の範囲内で相互に異なる値
とされており、しかも該各Ｉ／Ｏセルにおける一定の位
置から引き出された一定パターンの配線によって各Ｉ／
Ｏセルと該各Ｉ／Ｏセルに対応する各パッドとを相互接
続することができるように、各Ｉ／Ｏセルに対応する各
パッドの位置関係が規定されている。
けられた多数のパッドと、該多数のパッドのうち電源線
に接続されるパッドを除く残りのパッドのみに対応する
Ｉ／Ｏセルとが設けられていて、該Ｉ／Ｏセルの幅と各
隣接パッド間の間隔とが所定の範囲内で相互に異なる値
とされており、しかも該各Ｉ／Ｏセルにおける一定の位
置から引き出された一定パターンの配線によって各Ｉ／
Ｏセルと該各Ｉ／Ｏセルに対応する各パッドとを相互接
続することができるように、各Ｉ／Ｏセルに対応する各
パッドの位置関係が規定されている。
本発明はマスタスライス集積回路に関し、特にそのチッ
プの周辺に設けられるパッドとＩ／Ｏセルとの配列を特
定の位置関係に規定したマスタスライス集積回路に関す
る。
プの周辺に設けられるパッドとＩ／Ｏセルとの配列を特
定の位置関係に規定したマスタスライス集積回路に関す
る。
−Ｓに、従来のマスタスライス集積回路の基本構成は第
４図に示すように、チップ１の周辺に多数のパッドから
なるパッド群７と多数のＩ／ＯセルからなるＩ／Ｏセル
領域６をそなえており、更にその内部にはベーシックセ
ルと呼ばれる多数の基本セルからなる内部領域２をそな
えている。
４図に示すように、チップ１の周辺に多数のパッドから
なるパッド群７と多数のＩ／ＯセルからなるＩ／Ｏセル
領域６をそなえており、更にその内部にはベーシックセ
ルと呼ばれる多数の基本セルからなる内部領域２をそな
えている。
そして該内部領域２に形成される各ベーシックセル２１
． 、２２− は通常第５図（ａ）に示されるようなソ
ースドレイン領域２１１，２１２とポリシリコンのゲー
ト２１３，２１．４からなるトランジスタパターン（バ
ルクパターンともいう）によって構成され、それによっ
て第５図（ｂｌに示されるように相互接続された２個の
Ｐチャンネルトランジスタ２１５．２１６と２個のＮチ
ャンネルトランジスタ２１７．２１８とからなる一定の
トランジスタパターンが形成される。なお第５図（ａ）
および第５図（ｂ）にそれぞれ■乃至■として示される
部分は、それぞれ対応する個所であることを示している
。
． 、２２− は通常第５図（ａ）に示されるようなソ
ースドレイン領域２１１，２１２とポリシリコンのゲー
ト２１３，２１．４からなるトランジスタパターン（バ
ルクパターンともいう）によって構成され、それによっ
て第５図（ｂｌに示されるように相互接続された２個の
Ｐチャンネルトランジスタ２１５．２１６と２個のＮチ
ャンネルトランジスタ２１７．２１８とからなる一定の
トランジスタパターンが形成される。なお第５図（ａ）
および第５図（ｂ）にそれぞれ■乃至■として示される
部分は、それぞれ対応する個所であることを示している
。
一方Ｉ／Ｏセル領域６に形成される各Ｉ／Ｏセル６１
、６２−・−は第６図に示されるような一定のトランジ
スタパターンからなるＩ／Ｏセル用のトランジスタパタ
ーン（バルクパターンともいう）６１１と１ｒ／Ｏセル
用のバルクパターン上に絶縁物を介して形成されるＩ／
Ｏセル用の配線パターン６１２（ｉｌｌｌ常アルミニウ
ム配線からなる）とから構成される。ここでｇ亥トラン
ジスタパターン６１１は各■／Ｏセル毎に一定のパター
ンで形成されており（第６図には４個のトランジスタし
か示されていないが実際には例えば３０個のトランジス
タからなる所定のトランジスタパターンとされる）、こ
の上に絶縁物を介して形成される配線パターン６１２を
種々に変更することによって第８図に示されるような各
種の入出力回路（入カバソファ回路、出カバソファ回路
、トライステートバッファ回路など）が形成される。な
お実際には該配線パターンは絶縁物を介して例えば上下
２層又は上下３Ｎに配列され、これら配線パターン６１
２と対応するトランジスタパターン６１１とは絶縁物中
のスルーホールを介して所定の接続関係に接続される。
、６２−・−は第６図に示されるような一定のトランジ
スタパターンからなるＩ／Ｏセル用のトランジスタパタ
ーン（バルクパターンともいう）６１１と１ｒ／Ｏセル
用のバルクパターン上に絶縁物を介して形成されるＩ／
Ｏセル用の配線パターン６１２（ｉｌｌｌ常アルミニウ
ム配線からなる）とから構成される。ここでｇ亥トラン
ジスタパターン６１１は各■／Ｏセル毎に一定のパター
ンで形成されており（第６図には４個のトランジスタし
か示されていないが実際には例えば３０個のトランジス
タからなる所定のトランジスタパターンとされる）、こ
の上に絶縁物を介して形成される配線パターン６１２を
種々に変更することによって第８図に示されるような各
種の入出力回路（入カバソファ回路、出カバソファ回路
、トライステートバッファ回路など）が形成される。な
お実際には該配線パターンは絶縁物を介して例えば上下
２層又は上下３Ｎに配列され、これら配線パターン６１
２と対応するトランジスタパターン６１１とは絶縁物中
のスルーホールを介して所定の接続関係に接続される。
そして該配線パターンの一端は対応するパッド７１と相
互接続部６１３を介して接続され、−労咳配線パターン
の他端は内部領域２に形成される各ベーシックセルと接
続部６１４を経て接続される。
互接続部６１３を介して接続され、−労咳配線パターン
の他端は内部領域２に形成される各ベーシックセルと接
続部６１４を経て接続される。
更に該チップ１の周辺部（Ｉ／Ｏセル領域６の上部）に
は絶縁物を介して環状の電源線８１ 、８２が配線され
ており（その一部が第７図中に示される。）該電源線８
１ 、８２は上記一群のパッド７のうち、特定のパッド
（以下電源パッドと呼ぶこととし、その１つが７０１で
示される）を介してそれぞれ外部電源ＶｃｃおよびＶｓ
ｓと接続され、該環状の電源線８１ 、８２から内部の
ベーシックセルなどに所定の電力が供給される。なお該
電源パッドとしては、当該チップで消費される電力に応
じて一所定の個数が必要とされる。
は絶縁物を介して環状の電源線８１ 、８２が配線され
ており（その一部が第７図中に示される。）該電源線８
１ 、８２は上記一群のパッド７のうち、特定のパッド
（以下電源パッドと呼ぶこととし、その１つが７０１で
示される）を介してそれぞれ外部電源ＶｃｃおよびＶｓ
ｓと接続され、該環状の電源線８１ 、８２から内部の
ベーシックセルなどに所定の電力が供給される。なお該
電源パッドとしては、当該チップで消費される電力に応
じて一所定の個数が必要とされる。
ここで第７図は、上記第４図の斜線部Ｐを拡大して示す
もので、このＩ／Ｏセル６１のトランジスタパターン（
バルクパターン）は般用性をもち、アルミニウムの配線
パターンを変更することによって第８図に例示されるよ
うな種々の入出力回路（例えば入カバソファ回路、出カ
バソファ回路など）を形成することができることは上述
したとおりである。
もので、このＩ／Ｏセル６１のトランジスタパターン（
バルクパターン）は般用性をもち、アルミニウムの配線
パターンを変更することによって第８図に例示されるよ
うな種々の入出力回路（例えば入カバソファ回路、出カ
バソファ回路など）を形成することができることは上述
したとおりである。
しかしながら上記第４図に示されるような従来のマスタ
スライス集積回路においては、上記電源パッドを含めす
べての各パッドに対応して上記Ｉ／Ｏセル用のバルクパ
ターンが設けられており、上記第７図に示されるように
、各隣接パッド間の間隔（ピンチ）ｄｐとＩ／Ｏセルの
幅ＷＩ／Ｏとが同じ値とされていた。そしてこのように
形成することによって、上記第６図に示されるように各
Ｉ／Ｏセルのバルクパターン（例えば６１１）上に単に
所定の配線パターン（例えば６１２）を配置するのみで
、該各Ｉ／Ｏセルの配線パターン（例えば６１２）と上
記等間隔のピッチｄｐで配置される各対応パッド（例え
ば７１）とが所定パターンの相互接続部（例えば６１３
）によって相互接続されていた。
スライス集積回路においては、上記電源パッドを含めす
べての各パッドに対応して上記Ｉ／Ｏセル用のバルクパ
ターンが設けられており、上記第７図に示されるように
、各隣接パッド間の間隔（ピンチ）ｄｐとＩ／Ｏセルの
幅ＷＩ／Ｏとが同じ値とされていた。そしてこのように
形成することによって、上記第６図に示されるように各
Ｉ／Ｏセルのバルクパターン（例えば６１１）上に単に
所定の配線パターン（例えば６１２）を配置するのみで
、該各Ｉ／Ｏセルの配線パターン（例えば６１２）と上
記等間隔のピッチｄｐで配置される各対応パッド（例え
ば７１）とが所定パターンの相互接続部（例えば６１３
）によって相互接続されていた。
しかしながらこのように各隣接パッド間の間隔ｄｐと各
Ｉ／Ｏセルの幅ＷＩ／Ｏとを等しくした場合には、当該
チップに設けられるパッド数を増加しようとすればそれ
に応じて各Ｉ／Ｏセルの幅を挾くしなければならず、結
果的に各Ｉ／Ｏセルの機能が低下することになる。この
場合板にＩ／Ｏセルの機能を維持させようとすれば各Ｉ
／Ｏセルの長さが長くなってそれだけ内部領域が減少す
ることになる。−、方、該Ｉ／Ｏセルを高機能なものに
するために該Ｉ／Ｏセルの幅を増加しようとすればそれ
に応じて各Ｉ／Ｏセルに対応する各パッド間の間隔が広
がり、パッドの数すなわちチップの入出力数を減らして
しまうという問題点があった。
Ｉ／Ｏセルの幅ＷＩ／Ｏとを等しくした場合には、当該
チップに設けられるパッド数を増加しようとすればそれ
に応じて各Ｉ／Ｏセルの幅を挾くしなければならず、結
果的に各Ｉ／Ｏセルの機能が低下することになる。この
場合板にＩ／Ｏセルの機能を維持させようとすれば各Ｉ
／Ｏセルの長さが長くなってそれだけ内部領域が減少す
ることになる。−、方、該Ｉ／Ｏセルを高機能なものに
するために該Ｉ／Ｏセルの幅を増加しようとすればそれ
に応じて各Ｉ／Ｏセルに対応する各パッド間の間隔が広
がり、パッドの数すなわちチップの入出力数を減らして
しまうという問題点があった。
本発明は上記問題点を解決するためになされたもので、
第１図に示すように当該チップに設けられる各パッドの
うち電源線５１ 、５２につながる上記電源パッド４０
１，４０２−・に対応するバルクパターン（Ｉ／Ｏセル
用のバルクパターン）を最初から用意せず、該電源パッ
ド４０１，４０２−を単に所定幅のアルミニウム配線５
０１，５０２−・でチップ内部の電源線５１ 、５２と
接続するのみとすることによって、上記Ｉ／Ｏセルの幅
ＷＩ／Ｏと、各隣接パッド間の間隔ｄｐとをそれぞれ異
なる値に設定したものである。このことはパッド間隔が
固定であってもＩ／Ｏセルの幅をある程度の範囲内で変
化しうろことを意味し、例えばパッド間隔ｄｐ、に対し
てＩ／Ｏセル幅ＷＩ／Ｏを大きくすることができる。
第１図に示すように当該チップに設けられる各パッドの
うち電源線５１ 、５２につながる上記電源パッド４０
１，４０２−・に対応するバルクパターン（Ｉ／Ｏセル
用のバルクパターン）を最初から用意せず、該電源パッ
ド４０１，４０２−を単に所定幅のアルミニウム配線５
０１，５０２−・でチップ内部の電源線５１ 、５２と
接続するのみとすることによって、上記Ｉ／Ｏセルの幅
ＷＩ／Ｏと、各隣接パッド間の間隔ｄｐとをそれぞれ異
なる値に設定したものである。このことはパッド間隔が
固定であってもＩ／Ｏセルの幅をある程度の範囲内で変
化しうろことを意味し、例えばパッド間隔ｄｐ、に対し
てＩ／Ｏセル幅ＷＩ／Ｏを大きくすることができる。
しかしこの場合上記各値ＷＩ／Ｏとｄｐとをそれぞれあ
る範囲を越えて任意の値に設定したとすると、上記第４
図に示されるようなマスタスライス集積回路のようにし
て、各Ｉ／Ｏセルのバルクパターン上に単に所定の配線
パターンを配置するのみで、該各Ｉ／Ｏセルの配線パタ
ーンとそれに対応する各パッドとを所定パターンの相互
接続部によって自動的に相互接続することが不可能とな
ってしまう。
る範囲を越えて任意の値に設定したとすると、上記第４
図に示されるようなマスタスライス集積回路のようにし
て、各Ｉ／Ｏセルのバルクパターン上に単に所定の配線
パターンを配置するのみで、該各Ｉ／Ｏセルの配線パタ
ーンとそれに対応する各パッドとを所定パターンの相互
接続部によって自動的に相互接続することが不可能とな
ってしまう。
すなわちこのような場合には各Ｉ／Ｏセルと、それに対
応する各パッドとの位置関係が各Ｉ／Ｏセル毎にランダ
ムに変化するため、それらの相互接続部を各Ｉ／Ｏセル
毎に異なった配線パターンで形成しなければならず、そ
れだけ余分の手間を要し、上記従来のマスタスライス集
積回路のもっている大きな特徴が失われるという別の問
題点を生ずる。
応する各パッドとの位置関係が各Ｉ／Ｏセル毎にランダ
ムに変化するため、それらの相互接続部を各Ｉ／Ｏセル
毎に異なった配線パターンで形成しなければならず、そ
れだけ余分の手間を要し、上記従来のマスタスライス集
積回路のもっている大きな特徴が失われるという別の問
題点を生ずる。
そこで本発明においてはかかる問題点をも考慮して、上
記Ｉ／Ｏセルの幅ＷＩ／Ｏと各隣接パッド間の間隔ｄｐ
とを相互にずらせるにあたり、上記第１図に示すように
各Ｉ／Ｏセル３１ 、３２−・における一定位置（例え
ばその右端からｌの位置）から引き出された一定のパタ
ーンの（例えば直線パターンの）配線３１３．３２３・
−・によって各Ｉ／Ｏセル３１ 、３２−−−−−と該
各Ｉ／Ｏセルに対応する各パッド４１ 、４２−・とを
相互接続することができるように、各Ｉ／Ｏセルと該Ｉ
／Ｏセルに対応する各パッドとの位置関係を規定すると
いう着想にもとづいて、各Ｉ／Ｏセルの幅ＷＩ／Ｏ
（当該チップのＩ／Ｏセルに要求される機能に応じて設
定される）と各隣接パッド間の間隔ｄｐ （当該チッ
プに必要とされるパッド数や各パッドにワイヤをボンデ
ィングする上で必要とされる間隔などに応じて設定され
る）とをそれぞれ所定の範囲内で異なる値に設定し、し
かも上記従来形のものと同様に、各Ｉ／Ｏセルのバルク
パターン上に単に所定の配線パターンを配置するのみで
、各Ｉ／Ｏセルの配線パターンと各対応パッドとを所定
の相互接続部（その引き出し位置およびパターン形状が
特定された）によって自動的に相互接続しうるようにし
てその製造工程上の手間を省くようにしたものである。
記Ｉ／Ｏセルの幅ＷＩ／Ｏと各隣接パッド間の間隔ｄｐ
とを相互にずらせるにあたり、上記第１図に示すように
各Ｉ／Ｏセル３１ 、３２−・における一定位置（例え
ばその右端からｌの位置）から引き出された一定のパタ
ーンの（例えば直線パターンの）配線３１３．３２３・
−・によって各Ｉ／Ｏセル３１ 、３２−−−−−と該
各Ｉ／Ｏセルに対応する各パッド４１ 、４２−・とを
相互接続することができるように、各Ｉ／Ｏセルと該Ｉ
／Ｏセルに対応する各パッドとの位置関係を規定すると
いう着想にもとづいて、各Ｉ／Ｏセルの幅ＷＩ／Ｏ
（当該チップのＩ／Ｏセルに要求される機能に応じて設
定される）と各隣接パッド間の間隔ｄｐ （当該チッ
プに必要とされるパッド数や各パッドにワイヤをボンデ
ィングする上で必要とされる間隔などに応じて設定され
る）とをそれぞれ所定の範囲内で異なる値に設定し、し
かも上記従来形のものと同様に、各Ｉ／Ｏセルのバルク
パターン上に単に所定の配線パターンを配置するのみで
、各Ｉ／Ｏセルの配線パターンと各対応パッドとを所定
の相互接続部（その引き出し位置およびパターン形状が
特定された）によって自動的に相互接続しうるようにし
てその製造工程上の手間を省くようにしたものである。
そして上記各問題点を解決するために、本発明によれば
、チップの周辺に設けられた多数のパッドと、該多数の
パッドのうち電源線に接続されるパッドを除く残りのパ
ッドに対応するＩ／Ｏセルとが設けられていて、該Ｉ／
Ｏセルの幅と各隣接バンド間の間隔とが異なる値とされ
ており、しかも該各Ｉ／Ｏセルにおける一定の位置から
引き出された一定のパターンの配線によって、該各Ｉ／
Ｏセルと該各Ｉ／Ｏセルに対応する各バンドとを相互接
続することができるように、該各Ｉ／Ｏセルに対応する
該各パッドの位置関係が規定されている、マスタスライ
ス集積回路が提供される。
、チップの周辺に設けられた多数のパッドと、該多数の
パッドのうち電源線に接続されるパッドを除く残りのパ
ッドに対応するＩ／Ｏセルとが設けられていて、該Ｉ／
Ｏセルの幅と各隣接バンド間の間隔とが異なる値とされ
ており、しかも該各Ｉ／Ｏセルにおける一定の位置から
引き出された一定のパターンの配線によって、該各Ｉ／
Ｏセルと該各Ｉ／Ｏセルに対応する各バンドとを相互接
続することができるように、該各Ｉ／Ｏセルに対応する
該各パッドの位置関係が規定されている、マスタスライ
ス集積回路が提供される。
上記構成によれば、各Ｉ／Ｏセルの幅ＷＩ／Ｏと各隣接
パッド間の間隔ｄｐとをそれぞれ所定の範囲内で独立的
に異なる値に設定することを可能にし、しかも各Ｉ／Ｏ
セルのバルクパターン上に単に所定の配線パターンを配
置するのみで、各Ｉ／Ｏセルの配線パターンと各対応パ
ッドとを、該各Ｉ／Ｏセルにおける一定位置（例えばそ
の右端から所定値ｌだけはなれた位置）から引き出され
た一定パターンの（例えば直線パターンの）配線によっ
て自動的に相互接続することが可能とされる。
パッド間の間隔ｄｐとをそれぞれ所定の範囲内で独立的
に異なる値に設定することを可能にし、しかも各Ｉ／Ｏ
セルのバルクパターン上に単に所定の配線パターンを配
置するのみで、各Ｉ／Ｏセルの配線パターンと各対応パ
ッドとを、該各Ｉ／Ｏセルにおける一定位置（例えばそ
の右端から所定値ｌだけはなれた位置）から引き出され
た一定パターンの（例えば直線パターンの）配線によっ
て自動的に相互接続することが可能とされる。
第１図は本発明の１実施例としてのマスタスライス集積
回路におけるＩ／Ｏセル領域３と一部のパッド４との配
列関係を示すもので、該多数のパッドのうち電源線５１
、５２に相互接続部５０１，５０２によりそれぞれ接
続される電源パッド４０１．４０２−・−・を除く残り
のパッド４１ 、４２−のみに対応してＩ／Ｏセル３１
、３２−が設けられ、該各Ｉ／Ｏセルのバルクパター
ン上に配置される各Ｉ／Ｏセルの配線パターンと該各Ｉ
／Ｏセルに対応するパッド４１ 、４２・・−とが、相
互接続部３１３，３２３・−によって相互接続される。
回路におけるＩ／Ｏセル領域３と一部のパッド４との配
列関係を示すもので、該多数のパッドのうち電源線５１
、５２に相互接続部５０１，５０２によりそれぞれ接
続される電源パッド４０１．４０２−・−・を除く残り
のパッド４１ 、４２−のみに対応してＩ／Ｏセル３１
、３２−が設けられ、該各Ｉ／Ｏセルのバルクパター
ン上に配置される各Ｉ／Ｏセルの配線パターンと該各Ｉ
／Ｏセルに対応するパッド４１ 、４２・・−とが、相
互接続部３１３，３２３・−によって相互接続される。
このように電源パッド４０１，４０２・・・を除く残り
のパッド４１ 、４２−のみに対応するＩ／Ｏセル３１
、３２−のみが設けられることによって、各Ｉ／Ｏセ
ルの幅ＷＩ／Ｏと各隣接パッド間の間隔ｃｔｐとを相互
に異なる値に設定することができ、上記各Ｉ／Ｏセルの
幅ＷＩ／Ｏは、各電源パッド４０１，４０２−・と電源
線５１ 、５２とを接続する所定幅の配線接続部５０１
．５０２−・を残して所定の値（一般にパッド間隔ｄｐ
より大きい値）に設定される。
のパッド４１ 、４２−のみに対応するＩ／Ｏセル３１
、３２−のみが設けられることによって、各Ｉ／Ｏセ
ルの幅ＷＩ／Ｏと各隣接パッド間の間隔ｃｔｐとを相互
に異なる値に設定することができ、上記各Ｉ／Ｏセルの
幅ＷＩ／Ｏは、各電源パッド４０１，４０２−・と電源
線５１ 、５２とを接続する所定幅の配線接続部５０１
．５０２−・を残して所定の値（一般にパッド間隔ｄｐ
より大きい値）に設定される。
この場合上記実施例においては、上記相互接続部３１３
，３２３−が、各Ｉ／Ｏセル３１ 、３２・−における
一定の位置（各Ｉ／Ｏセル３１ 、３２−の右端から所
定値ｐだけ左寄りの位置）から引き出された一定パター
ン（例えば直線パターン）のアルミニウム配線によって
形成されており、このような一定パターンの相互接続部
３１３．３２３・−によって各Ｉ／Ｏセルのバルクパタ
−ン上に配置された各配線パターンとそれに対応する各
パッド４１ 、４２−・とが自動的に相互接続されるよ
うに、各Ｉ／Ｏセル３１ 、３２−・に対応する各パッ
ド４１ 、４２・・−の位置関係が規定されている。
，３２３−が、各Ｉ／Ｏセル３１ 、３２・−における
一定の位置（各Ｉ／Ｏセル３１ 、３２−の右端から所
定値ｐだけ左寄りの位置）から引き出された一定パター
ン（例えば直線パターン）のアルミニウム配線によって
形成されており、このような一定パターンの相互接続部
３１３．３２３・−によって各Ｉ／Ｏセルのバルクパタ
−ン上に配置された各配線パターンとそれに対応する各
パッド４１ 、４２−・とが自動的に相互接続されるよ
うに、各Ｉ／Ｏセル３１ 、３２−・に対応する各パッ
ド４１ 、４２・・−の位置関係が規定されている。
第２図は、上記本発明にかかるマスタスライス集積回路
におけるＩ／Ｏセル領域３と一部のパッド４との実際の
配置例をその一部について示したものである。そして該
Ｉ／Ｏセル領域３において３１ 、３２−は各Ｉ／Ｏセ
ルを示しており、該各■／Ｏ−１＝ ル３１ 、３２−
・・のバルクパターン上に配置される各配線パターンと
、該各Ｉ／Ｏセル３１ 、３２−に対応する各パッド４
１ 、４２−・−とはそれぞれ相互接続部３１３．３２
３によって相互接続される。この場合各相互接続部３１
３，３２３−は上述したように、各Ｉ／Ｏセル３１ 、
３２〜・−・における一定の位置から引き出された一定
のパターンの配線とされている。そして該図中、斜線が
施されているパッド４０１，４０２はそれぞれＶｃｃ、
Ｖｓｓに接続される電源パッドである。
におけるＩ／Ｏセル領域３と一部のパッド４との実際の
配置例をその一部について示したものである。そして該
Ｉ／Ｏセル領域３において３１ 、３２−は各Ｉ／Ｏセ
ルを示しており、該各■／Ｏ−１＝ ル３１ 、３２−
・・のバルクパターン上に配置される各配線パターンと
、該各Ｉ／Ｏセル３１ 、３２−に対応する各パッド４
１ 、４２−・−とはそれぞれ相互接続部３１３．３２
３によって相互接続される。この場合各相互接続部３１
３，３２３−は上述したように、各Ｉ／Ｏセル３１ 、
３２〜・−・における一定の位置から引き出された一定
のパターンの配線とされている。そして該図中、斜線が
施されているパッド４０１，４０２はそれぞれＶｃｃ、
Ｖｓｓに接続される電源パッドである。
この電源パッド４０１．４０２は上述したよ喝に例えば
Ｉ／Ｏセル領域上に絶縁物を介して配置される環状の電
源線と接続されているが、該電源線についてはその図示
が省略されている。 −ここで実際の数値としては、
各Ｉ／Ｏセル３１゜３２・−の幅Ｗ Ｉｌｏを例えば１
６８ ミクロン、各隣接パッド間のパッド間隔ａｐを例
えば１６２ ミクロン（各パッドの幅は例えば１２０
ミクロン）に設定される。すなわちこの場合Ｉ／Ｏセル
の幅ＷＩ／Ｏが各パッド間の間隔ｄｐより６ミクロンだ
け大きい値とされている。また各接続部３１３．３２３
− は、各Ｉ／Ｏセルにおける一定の位置から引き出さ
れた直線パターンとされており、それによって図には詳
細に示されていないけれども、各接続部３１３゜３２３
−一〜とそれに対応する各パッド４１ 、４２− との
接続位置は順次（隣接するもの同志で）約６ミクロンづ
つづらされている。
Ｉ／Ｏセル領域上に絶縁物を介して配置される環状の電
源線と接続されているが、該電源線についてはその図示
が省略されている。 −ここで実際の数値としては、
各Ｉ／Ｏセル３１゜３２・−の幅Ｗ Ｉｌｏを例えば１
６８ ミクロン、各隣接パッド間のパッド間隔ａｐを例
えば１６２ ミクロン（各パッドの幅は例えば１２０
ミクロン）に設定される。すなわちこの場合Ｉ／Ｏセル
の幅ＷＩ／Ｏが各パッド間の間隔ｄｐより６ミクロンだ
け大きい値とされている。また各接続部３１３．３２３
− は、各Ｉ／Ｏセルにおける一定の位置から引き出さ
れた直線パターンとされており、それによって図には詳
細に示されていないけれども、各接続部３１３゜３２３
−一〜とそれに対応する各パッド４１ 、４２− との
接続位置は順次（隣接するもの同志で）約６ミクロンづ
つづらされている。
第３図は、上記本発明にかかるマスタスライス集積回路
におけるＩ／Ｏセル領域と一部のパ・ソドとの実際の配
置例を示す全体図であって、１はチップ、２は内部領域
（ベーシックセル領域）、３はＩ／Ｏセル領域であって
３１ 、３２− は各Ｉ／Ｏセル、４は一群のパッドで
あって、そのうち４１ 、４２−・・は該各Ｉ／Ｏセル
３１ 、３２に対応するパッド、４０１．４０２−・・
−は電源パッドである。なお該電源パッドと上記環状の
電源線との接続状態については図示が省略されている。
におけるＩ／Ｏセル領域と一部のパ・ソドとの実際の配
置例を示す全体図であって、１はチップ、２は内部領域
（ベーシックセル領域）、３はＩ／Ｏセル領域であって
３１ 、３２− は各Ｉ／Ｏセル、４は一群のパッドで
あって、そのうち４１ 、４２−・・は該各Ｉ／Ｏセル
３１ 、３２に対応するパッド、４０１．４０２−・・
−は電源パッドである。なお該電源パッドと上記環状の
電源線との接続状態については図示が省略されている。
そしてこの実施例においてはＩ／Ｏセルの総数が２２０
個、各Ｉ／Ｏセルの幅ＷＩ／Ｏが１６８ ミクロン、パ
ッドの総数が２６０個（うち電源パッドが４０個）、隣
接パッド間の間隔ｄｐが１６２ ミクロン（各パッドの
幅が１２０ ミクロン）とされている。
個、各Ｉ／Ｏセルの幅ＷＩ／Ｏが１６８ ミクロン、パ
ッドの総数が２６０個（うち電源パッドが４０個）、隣
接パッド間の間隔ｄｐが１６２ ミクロン（各パッドの
幅が１２０ ミクロン）とされている。
なお上述した実施例においては、各Ｉ／Ｏセルと各Ｉ／
Ｏセルに対応する各パッドとを相互接続する相互接続部
３１３，３２３−が各Ｉ／Ｏセ、ルにおける一定の位置
から引き出された一定パターンの配線によって形成され
ているが、本発明は現実にかかる相互接続部を用いた実
施例のみに限定されるものではなく、要は、該相互接続
部を各Ｉ／Ｏセルにおける一定の位置から引き出された
一定のパターンの配線とした場合に、該各Ｉ／Ｏセルと
該各Ｉ／Ｏセルに対応する各バンドとが相互接続されう
るような位置に、該各Ｉ／Ｏセルと該各Ｉ／Ｏセルに対
応する該各パッドとの配置がそれぞれ設定されているこ
とを重要な要件とするものであり、その要件をみたす限
りにおいて、該相互接続部の引き出し位置およびその配
線パターンを、例えば該Ｉ／Ｏセルの回路機能（例えば
入カバソファ回路・出カバソファ回路など）に応して異
ならせることもできるものである。
Ｏセルに対応する各パッドとを相互接続する相互接続部
３１３，３２３−が各Ｉ／Ｏセ、ルにおける一定の位置
から引き出された一定パターンの配線によって形成され
ているが、本発明は現実にかかる相互接続部を用いた実
施例のみに限定されるものではなく、要は、該相互接続
部を各Ｉ／Ｏセルにおける一定の位置から引き出された
一定のパターンの配線とした場合に、該各Ｉ／Ｏセルと
該各Ｉ／Ｏセルに対応する各バンドとが相互接続されう
るような位置に、該各Ｉ／Ｏセルと該各Ｉ／Ｏセルに対
応する該各パッドとの配置がそれぞれ設定されているこ
とを重要な要件とするものであり、その要件をみたす限
りにおいて、該相互接続部の引き出し位置およびその配
線パターンを、例えば該Ｉ／Ｏセルの回路機能（例えば
入カバソファ回路・出カバソファ回路など）に応して異
ならせることもできるものである。
本発明によれば、各Ｉ／Ｏセルの幅と各隣接パッド間の
間隔とを、各Ｉ／Ｏセルに必要とされる機能や当該チッ
プに必要とされるパッド数などに応じて、所定の範囲内
でそれぞれ異なる値に設定することができ、しかも各Ｉ
／Ｏセルのバルクパターン上に単に所定の配線パターン
を配置するのみで、各Ｉ／Ｏセルの配線パターンと各対
応パッドとを、所定の相互接続部（すなわち各Ｉ／Ｏセ
ルからの引き出し位置およびパターン形状が特定された
相互接続部）によって自動的に相互接続することができ
る。
間隔とを、各Ｉ／Ｏセルに必要とされる機能や当該チッ
プに必要とされるパッド数などに応じて、所定の範囲内
でそれぞれ異なる値に設定することができ、しかも各Ｉ
／Ｏセルのバルクパターン上に単に所定の配線パターン
を配置するのみで、各Ｉ／Ｏセルの配線パターンと各対
応パッドとを、所定の相互接続部（すなわち各Ｉ／Ｏセ
ルからの引き出し位置およびパターン形状が特定された
相互接続部）によって自動的に相互接続することができ
る。
第１図は、本発明の１実施例としてのマスタスライス集
積回路におけるＩ／Ｏセル領域と一群のパッドとの配列
関係を説明する図、 、第２図は、第１図に示されるマ
スタスライス集積回路におけるＩ／Ｏセル領域と一群の
パッドとの実際の配置例を示す一部平面図、 第３図は、第１図に示されるマスタスライス集積回路に
おけるＩ／Ｏセル領域と一群のパッドとの実際の配置例
を示す全体の平面図、 第４図は、従来のマスタスライス集積回路の基本構成を
示す図、 第５図ｆａｔ 、 （ｂ）は、従来のマスタスライス集
積回路におけるベーシックセル領域を説明する図、第６
図は、従来のマスタスライス集積回路における各Ｉ／Ｏ
セルとそれに対応するパッドとの位置関係を示す図、 第７図は、第４図における斜線部Ｐを拡大して示す図、 第８図は、各Ｉ／Ｏセルのもつ回路機能を例示する図で
ある。 （符号の説明） １・・・チップ、 ２・・・内部領域、 ３・・・Ｉ／Ｏセル領域、 ３１ 、３２・・・各Ｉ／Ｏセル、 ４・・・一群のバ、、ド、 ４１ 、４２・・・各Ｉ／Ｏセルに対応するバンド、３
１３．３２３・・・各Ｉ／Ｏセルと対応パッドとの相互
接続部、 ４０１．４０２・・・電源バンド、 ５１ 、５２・・・電源線、 ６・・・Ｉ／Ｏセル領域、 ６１ 、６２・・・各Ｉ／Ｏセル、 ７・・・一群のパッド、 ７１ 、７２ 、７０１・・・各Ｉ／Ｏセルに対応する
パッド、（このうち７０１ は電源パッド） ６１３・・・各Ｉ／Ｏセルと対応パッドとの相互接続部
、 ８１ 、８２・・・電源線。
積回路におけるＩ／Ｏセル領域と一群のパッドとの配列
関係を説明する図、 、第２図は、第１図に示されるマ
スタスライス集積回路におけるＩ／Ｏセル領域と一群の
パッドとの実際の配置例を示す一部平面図、 第３図は、第１図に示されるマスタスライス集積回路に
おけるＩ／Ｏセル領域と一群のパッドとの実際の配置例
を示す全体の平面図、 第４図は、従来のマスタスライス集積回路の基本構成を
示す図、 第５図ｆａｔ 、 （ｂ）は、従来のマスタスライス集
積回路におけるベーシックセル領域を説明する図、第６
図は、従来のマスタスライス集積回路における各Ｉ／Ｏ
セルとそれに対応するパッドとの位置関係を示す図、 第７図は、第４図における斜線部Ｐを拡大して示す図、 第８図は、各Ｉ／Ｏセルのもつ回路機能を例示する図で
ある。 （符号の説明） １・・・チップ、 ２・・・内部領域、 ３・・・Ｉ／Ｏセル領域、 ３１ 、３２・・・各Ｉ／Ｏセル、 ４・・・一群のバ、、ド、 ４１ 、４２・・・各Ｉ／Ｏセルに対応するバンド、３
１３．３２３・・・各Ｉ／Ｏセルと対応パッドとの相互
接続部、 ４０１．４０２・・・電源バンド、 ５１ 、５２・・・電源線、 ６・・・Ｉ／Ｏセル領域、 ６１ 、６２・・・各Ｉ／Ｏセル、 ７・・・一群のパッド、 ７１ 、７２ 、７０１・・・各Ｉ／Ｏセルに対応する
パッド、（このうち７０１ は電源パッド） ６１３・・・各Ｉ／Ｏセルと対応パッドとの相互接続部
、 ８１ 、８２・・・電源線。
Claims (1)
- １、チップの周辺に設けられた多数のパッドと、該多数
のパッドのうち電源線に接続されるパッドを除く残りの
パッドに対応するＩ／Ｏセルとが設けられていて、該Ｉ
／Ｏセルの幅と各隣接パッド間の間隔とが異なる値とさ
れており、しかも該各Ｉ／Ｏセルにおける一定の位置か
ら引き出された一定のパターンの配線によって該各Ｉ／
Ｏセルと該各Ｉ／Ｏセルに対応する各パッドとを相互接
続することができるように、該各Ｉ／Ｏセルに対応する
該各パッドの位置関係が規定されていることを特徴とす
るマスタスライス集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048163A JPS61208237A (ja) | 1985-03-13 | 1985-03-13 | マスタスライス集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048163A JPS61208237A (ja) | 1985-03-13 | 1985-03-13 | マスタスライス集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208237A true JPS61208237A (ja) | 1986-09-16 |
Family
ID=12795712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048163A Pending JPS61208237A (ja) | 1985-03-13 | 1985-03-13 | マスタスライス集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208237A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209134A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体集積回路 |
| US5083181A (en) * | 1987-11-27 | 1992-01-21 | Hitachi, Ltd. | Semiconductor integrated circuit device and wiring method thereof |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113943A (ja) * | 1983-11-25 | 1985-06-20 | Hitachi Ltd | 半導体集積回路装置のレイアウト方式 |
-
1985
- 1985-03-13 JP JP60048163A patent/JPS61208237A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113943A (ja) * | 1983-11-25 | 1985-06-20 | Hitachi Ltd | 半導体集積回路装置のレイアウト方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209134A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体集積回路 |
| US5083181A (en) * | 1987-11-27 | 1992-01-21 | Hitachi, Ltd. | Semiconductor integrated circuit device and wiring method thereof |
| US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2742735B2 (ja) | 半導体集積回路装置およびそのレイアウト設計方法 | |
| JPS61208237A (ja) | マスタスライス集積回路 | |
| JPH0348669B2 (ja) | ||
| JPH0677324A (ja) | 導体部分のレイアウトデータの変換方法及びその装置 | |
| JPH0221145B2 (ja) | ||
| JPS623584B2 (ja) | ||
| JPS60110137A (ja) | 半導体装置 | |
| JPH058576B2 (ja) | ||
| JPH02306650A (ja) | 半導体装置 | |
| JPS63187647A (ja) | マスタ−スライス方式の半導体集積回路 | |
| JPH05102310A (ja) | 半導体集積回路における入出力バツフアーセル | |
| JPH0260148A (ja) | 半導体集積回路装置 | |
| JPH03147349A (ja) | マスタースライス方式の半導体集積装置 | |
| JPH113983A (ja) | 半導体装置 | |
| JPS6132456A (ja) | スタンダ−ド・セル集積回路の製造方法 | |
| JPS6278848A (ja) | 大規模半導体集積回路 | |
| JPH0485942A (ja) | 半導体集積回路 | |
| JPH048948B2 (ja) | ||
| JPH06236921A (ja) | 半導体集積回路 | |
| JPH04332151A (ja) | 半導体集積回路のレイアウト法 | |
| JPH0383376A (ja) | ゲートアレイ | |
| JPH0774252A (ja) | 半導体集積回路 | |
| JPH0729977A (ja) | 半導体集積回路装置 | |
| JPH0334367A (ja) | 半導体集積回路装置 | |
| JPH02237065A (ja) | 半導体集積回路装置の製造方法 |