JPS6132456A - スタンダ−ド・セル集積回路の製造方法 - Google Patents
スタンダ−ド・セル集積回路の製造方法Info
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- JPS6132456A JPS6132456A JP15341384A JP15341384A JPS6132456A JP S6132456 A JPS6132456 A JP S6132456A JP 15341384 A JP15341384 A JP 15341384A JP 15341384 A JP15341384 A JP 15341384A JP S6132456 A JPS6132456 A JP S6132456A
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- Japan
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- cells
- chip
- logic
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- cell
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 230000010354 integration Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタンダード・セル方式による大規模集積回路
（ＬＳＩ）の製造方法に関する。
（ＬＳＩ）の製造方法に関する。
当初集積回路の設計においては、トランジスタ、抵抗、
静電容量等の個々の素子をランダムに、マニュアル配置
を行っていたが、集積回路の大規模化に伴い、基本回路
を標準化し、スタンダード・セルとして持つようになっ
た。
静電容量等の個々の素子をランダムに、マニュアル配置
を行っていたが、集積回路の大規模化に伴い、基本回路
を標準化し、スタンダード・セルとして持つようになっ
た。
スタンダード・セル方式とは、各種のＮＡＮＤ。
ＮＯＲ，ＦＦ （フリップ・フロップ）等よりなる単純
ゲートおよび複合ゲートや、カウンタ等をスタンダード
・セルとして、ＣＡＤのライブラリに５０〜１００種類
用意し、これをＣＡＤによりチップ上の配置を任意に決
定してＬＳＩを設計する方式〔従来の技術〕 単なるスタンダード・セル方式では、ＬＳＩを品種毎に
設計し、スタンダード・セルを自由にチップ内に配置す
る。従って配置は柔軟性はあるが工数がかかり、標準化
が困難である。
ゲートおよび複合ゲートや、カウンタ等をスタンダード
・セルとして、ＣＡＤのライブラリに５０〜１００種類
用意し、これをＣＡＤによりチップ上の配置を任意に決
定してＬＳＩを設計する方式〔従来の技術〕 単なるスタンダード・セル方式では、ＬＳＩを品種毎に
設計し、スタンダード・セルを自由にチップ内に配置す
る。従って配置は柔軟性はあるが工数がかかり、標準化
が困難である。
そのためゲート・アレーのようにロジック・セルのみに
よる構成のＬＳＩでは、セルの位置を固定してセル間の
配線のみを変えてＬＳＩを構成するゲート・アレ一方式
、またはマスクスライス方式と呼ばれる設計方式が用い
られる。ゲート・アレ一方式では、既成品のセルを組み
合わせるだけであるので、工数は低減される。
・一方、最近ＬＳＩの高機能化の要請より、ロジック
・セルだけでな（、これとＲＯＭ、ＲＡＭ。
よる構成のＬＳＩでは、セルの位置を固定してセル間の
配線のみを変えてＬＳＩを構成するゲート・アレ一方式
、またはマスクスライス方式と呼ばれる設計方式が用い
られる。ゲート・アレ一方式では、既成品のセルを組み
合わせるだけであるので、工数は低減される。
・一方、最近ＬＳＩの高機能化の要請より、ロジック
・セルだけでな（、これとＲＯＭ、ＲＡＭ。
Ｐ Ｌ Ａ （Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ａｒｒａｙ）等のメモリを含むＬＳＩが必要になって
きた。しかしながらこのようなＬＳＩはゲート・アレー
のような単純な構成で′ないため、ゲート・アレ一方式
で設計することは困難である。
Ａｒｒａｙ）等のメモリを含むＬＳＩが必要になって
きた。しかしながらこのようなＬＳＩはゲート・アレー
のような単純な構成で′ないため、ゲート・アレ一方式
で設計することは困難である。
ロジック部とメモリ部を含むＬＳＩの設計方式において
、従来のスタンダード・セル方式ではセルの配置は任意
であり、従ってチップサイズ、外部接続用パッド位置の
標準化が難しいため、ＬＳＩのパッケージと、組立装置
と、試験装置を標準化できなかった。
、従来のスタンダード・セル方式ではセルの配置は任意
であり、従ってチップサイズ、外部接続用パッド位置の
標準化が難しいため、ＬＳＩのパッケージと、組立装置
と、試験装置を標準化できなかった。
上記問題点の解決は、集積回路のチップサイズと、チッ
プ周辺部に入出力セルの配置を固定し、ロジック・セル
とメモリ部の配置を可変にして該入出力セルの内側に配
置する本発明によるスタンダード・セル集積回路の製造
方法によって達成される。
プ周辺部に入出力セルの配置を固定し、ロジック・セル
とメモリ部の配置を可変にして該入出力セルの内側に配
置する本発明によるスタンダード・セル集積回路の製造
方法によって達成される。
（作用〕
入出力（Ｉ １０）セルをチップ周辺部に固定すること
により、チップサイズ、外部接続用パッド位置を標準化
し、ＬＳＩのパンケージと組立装置と試験装置の標準化
ができる。
により、チップサイズ、外部接続用パッド位置を標準化
し、ＬＳＩのパンケージと組立装置と試験装置の標準化
ができる。
Ｉ１０セルは駆動能力の大きいバッファよりなり、入力
バッファと出カバソファがある。バッファは論理的には
単なるインバータまたはスルーの回路よりなり、外部と
、内部のロジック部またはメモリ部との間の信号の授受
を駆動能力を上げて行う役目をする。
バッファと出カバソファがある。バッファは論理的には
単なるインバータまたはスルーの回路よりなり、外部と
、内部のロジック部またはメモリ部との間の信号の授受
を駆動能力を上げて行う役目をする。
ロジック部またはメモリ部は、夏１０セルの内側に定め
られた領域内にあれば自由に配置でき、しかも各部の大
きさも可変とすることにより設計の自由度が増す。
られた領域内にあれば自由に配置でき、しかも各部の大
きさも可変とすることにより設計の自由度が増す。
第１図は本発明の実施例を模式的に示すＬＳＩの配置図
である。
である。
図において、ｌはチップを示し、チップ内の周辺部に境
界線２を設け、境界線２の外側をＩ１０セル領域３とし
て、この領域内にＩ１０セル４の配置を固定する。
界線２を設け、境界線２の外側をＩ１０セル領域３とし
て、この領域内にＩ１０セル４の配置を固定する。
境界線２の内側は自由配置の領域で、メモリ５を右下隅
に配置し、その大きさは可変とする。残りの領域にロジ
ック部を配置し、例えばロジック・セル６を列の方向に
並ばせ、各列を左右の方向に移動できるように可変とす
ることにより、セルはロジック部の大きさにより左右に
自由に移動できるようになる。電源線７と８は列方向に
走らせて各セルに接続する。実線は第１層目配線層を、
点線は第２層目配線層を示す。
に配置し、その大きさは可変とする。残りの領域にロジ
ック部を配置し、例えばロジック・セル６を列の方向に
並ばせ、各列を左右の方向に移動できるように可変とす
ることにより、セルはロジック部の大きさにより左右に
自由に移動できるようになる。電源線７と８は列方向に
走らせて各セルに接続する。実線は第１層目配線層を、
点線は第２層目配線層を示す。
チップ周辺には、外部接続用パッド９を配置し、Ｉ１０
セル４に配線する。
セル４に配線する。
第２図は本発明の他の実施例を模式的に示すＬＳＩの配
置図である。
置図である。
図において、チップ１と、パッド９と、Ｉ１０セル領域
３およびＩ１０セル４の配置を第１図と同様に固定し、
メモリ５およびロジック・セル６の構成を変更したもの
である。
３およびＩ１０セル４の配置を第１図と同様に固定し、
メモリ５およびロジック・セル６の構成を変更したもの
である。
このような製造方法により、周辺部は標準化され、内側
は柔軟性のあるＬＳＩの設計ができるようになる。
は柔軟性のあるＬＳＩの設計ができるようになる。
以上詳細に説明したように本発明によれば、ロジック部
とメモリ部を含むＬＳＩの製造方法にお ′いて
、設計の自由度を保ちつつ、チップサイズ、外部接続用
パッド位置の標準化ができ、従ってＬＳＩのパンケージ
と、組立用ボンディング装置と、試験装置のボードを標
準化できる。
とメモリ部を含むＬＳＩの製造方法にお ′いて
、設計の自由度を保ちつつ、チップサイズ、外部接続用
パッド位置の標準化ができ、従ってＬＳＩのパンケージ
と、組立用ボンディング装置と、試験装置のボードを標
準化できる。
第１図と第２図は本発明の実施例を模式的に示すＬＳＩ
の配置図である。 図において、 １はチップ、 ２は境界線、３はＩ１０セル
領域、 ４はＩ１０セル、５はメモリ、 ６は
ロジック・セル、７．８は電源線、 ９は外部接続
用パッドを示す。
の配置図である。 図において、 １はチップ、 ２は境界線、３はＩ１０セル
領域、 ４はＩ１０セル、５はメモリ、 ６は
ロジック・セル、７．８は電源線、 ９は外部接続
用パッドを示す。
Claims (1)
- 集積回路のチップサイズと、チップ周辺部に入出力セ
ルの配置を固定し、ロジック・セルとメモリ部の配置を
可変にして該入出力セルの内側に配置することを特徴と
するスタンダード・セル集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15341384A JPS6132456A (ja) | 1984-07-24 | 1984-07-24 | スタンダ−ド・セル集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15341384A JPS6132456A (ja) | 1984-07-24 | 1984-07-24 | スタンダ−ド・セル集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132456A true JPS6132456A (ja) | 1986-02-15 |
Family
ID=15561944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15341384A Pending JPS6132456A (ja) | 1984-07-24 | 1984-07-24 | スタンダ−ド・セル集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240650A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPH03125430A (ja) * | 1989-10-11 | 1991-05-28 | Mitsubishi Electric Corp | 集積回路装置の製造方法 |
-
1984
- 1984-07-24 JP JP15341384A patent/JPS6132456A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240650A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPH0642512B2 (ja) * | 1985-04-18 | 1994-06-01 | 株式会社東芝 | 半導体集積回路の製造方法 |
| JPH03125430A (ja) * | 1989-10-11 | 1991-05-28 | Mitsubishi Electric Corp | 集積回路装置の製造方法 |
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