JPH02138758A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02138758A JPH02138758A JP1261270A JP26127089A JPH02138758A JP H02138758 A JPH02138758 A JP H02138758A JP 1261270 A JP1261270 A JP 1261270A JP 26127089 A JP26127089 A JP 26127089A JP H02138758 A JPH02138758 A JP H02138758A
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- pads
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- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000000872 buffer Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
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- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、その電源接続用パ
ッドの配置の改良に関する。
ッドの配置の改良に関する。
たとえば、複雑な集積論理回路のような大規模集積回路
（以下ＬＳＩ とする）においては、顧客の要求に応じ
て非常に多数の種類が存在する。このような多数の種類
のＬＳＩを迅速且つ低コストで製造するために、マスク
スライス方式が提案されている。この方式では、論理ゲ
ートを基本セルとして多数配列させて予め製造し、顧客
の要求に応じて基本セル内および基本セル間の配線パタ
ーンのみを後に個別的に製造するものであり、これらの
基本セルパターンおよび配線パターンはコンビコータに
よって設計される。
（以下ＬＳＩ とする）においては、顧客の要求に応じ
て非常に多数の種類が存在する。このような多数の種類
のＬＳＩを迅速且つ低コストで製造するために、マスク
スライス方式が提案されている。この方式では、論理ゲ
ートを基本セルとして多数配列させて予め製造し、顧客
の要求に応じて基本セル内および基本セル間の配線パタ
ーンのみを後に個別的に製造するものであり、これらの
基本セルパターンおよび配線パターンはコンビコータに
よって設計される。
従来、集積論理ＬＳＩにおいては、基本セルが周期的に
配置された基本セルアレイが配置され、その周辺部に人
出力バッファがやはり周期的に配置され、さらに、人出
力バッファの周辺部に外部接続用パッドが形成される。
配置された基本セルアレイが配置され、その周辺部に人
出力バッファがやはり周期的に配置され、さらに、人出
力バッファの周辺部に外部接続用パッドが形成される。
この場合、基本セルアレイ、人出力バッファ等の素子が
形成される領域を素子形成領域（アクティブ領域）、そ
の他の領域を非素子形成領域（ノンアクティブ領域）と
呼び、特に、非素子形成領域のうち、パッド、引出し線
その他の配線等のいずれも形成されない領域をデッド領
域と呼ぶ。すなわち、外部接続用パッドは素子形成領域
の周辺部に配置されることになる。このように、ＣＡＤ
によって各領域を周期的に配置すると、周辺部のコーナ
一部にデッド領域が発生しやすくなる。従来、このよう
なコーナ一部のデッド領域をできるだけ少なくするため
に、人出力バッファの一部等をコーナ一部に形成してい
た。
形成される領域を素子形成領域（アクティブ領域）、そ
の他の領域を非素子形成領域（ノンアクティブ領域）と
呼び、特に、非素子形成領域のうち、パッド、引出し線
その他の配線等のいずれも形成されない領域をデッド領
域と呼ぶ。すなわち、外部接続用パッドは素子形成領域
の周辺部に配置されることになる。このように、ＣＡＤ
によって各領域を周期的に配置すると、周辺部のコーナ
一部にデッド領域が発生しやすくなる。従来、このよう
なコーナ一部のデッド領域をできるだけ少なくするため
に、人出力バッファの一部等をコーナ一部に形成してい
た。
たとえば、第４図は従来の半導体装置のレイアウトを示
す図である。第４図において、１は集積論理回路を構成
する半導体装置であって、基本セルアレイ形成領域２、
人出力バッファ形成領域３１．３−２．・・・、３−５
６、人出力バッファ形成領域４−１’、４−２．４−３
．４−４、信号用パッド領域Ｐ、 、 Ｐ２．・・・
’Ｐ６０ｓ電源用パッド領域ＧＮＤ、 Ｖｃｃ等からな
る。この場合、基本セルアレイ形成領域２、人出力バッ
ファ形成領域３−１３−２．・・・、３−５６、人出力
バッファ形成領域４−１〜４−４は素子形成領域であっ
て、その周辺部にパッド領域が設けられている。なお、
コーナ一部に設けられた４つの人出力バッファ形成領域
４−１．４−２．４−３．４−４およびそれらのパッド
領域Ｐｓｔ＋ Ｐｓｅ＋ Ｐｓｓ＋ Ｐｓｏは、他の入
出力バッファ形成領域３−１．３−２．・・・、３−５
６およびそれらのパッド領域Ｐｌ 、Ｐ２．・・・、Ｐ
５６の周期性から外れており、この結果、このようなコ
ーナ一部のバッファ形成領域はＣＡＤよりも手作業によ
る設計にもとづいて行われる。
す図である。第４図において、１は集積論理回路を構成
する半導体装置であって、基本セルアレイ形成領域２、
人出力バッファ形成領域３１．３−２．・・・、３−５
６、人出力バッファ形成領域４−１’、４−２．４−３
．４−４、信号用パッド領域Ｐ、 、 Ｐ２．・・・
’Ｐ６０ｓ電源用パッド領域ＧＮＤ、 Ｖｃｃ等からな
る。この場合、基本セルアレイ形成領域２、人出力バッ
ファ形成領域３−１３−２．・・・、３−５６、人出力
バッファ形成領域４−１〜４−４は素子形成領域であっ
て、その周辺部にパッド領域が設けられている。なお、
コーナ一部に設けられた４つの人出力バッファ形成領域
４−１．４−２．４−３．４−４およびそれらのパッド
領域Ｐｓｔ＋ Ｐｓｅ＋ Ｐｓｓ＋ Ｐｓｏは、他の入
出力バッファ形成領域３−１．３−２．・・・、３−５
６およびそれらのパッド領域Ｐｌ 、Ｐ２．・・・、Ｐ
５６の周期性から外れており、この結果、このようなコ
ーナ一部のバッファ形成領域はＣＡＤよりも手作業によ
る設計にもとづいて行われる。
しかしながら、上述の従来形においては、２つの電源パ
ッドＶｃｃ、 ＧＮＤはそれぞれ異なる箇所に設けられ
ており、その結果、第４図の拡大図を第５図に示すよう
に、２つの電源パッドＶＣ，，ＧＮＯと斜線で示す配線
パターンとを接続する引き出し線Ａ、Ｂが占有する面積
が大きくなり、この結果、人出力パッドの配置が困難に
なるという課題がある。
ッドＶｃｃ、 ＧＮＤはそれぞれ異なる箇所に設けられ
ており、その結果、第４図の拡大図を第５図に示すよう
に、２つの電源パッドＶＣ，，ＧＮＯと斜線で示す配線
パターンとを接続する引き出し線Ａ、Ｂが占有する面積
が大きくなり、この結果、人出力パッドの配置が困難に
なるという課題がある。
従って、本発明の目的は、電源パッドＶｃｃ、 ＧＮＤ
と配線パターンとを接続する引き出し線の占有面積を小
さくして人出力バッド（信号パッド）の配置を容易にす
ることにある。
と配線パターンとを接続する引き出し線の占有面積を小
さくして人出力バッド（信号パッド）の配置を容易にす
ることにある。
上述の課題を解決するための手段は、２つの電源パッド
Ｖ。Ｃ＋ ＧＮＤを半導体装置（チップ）の同一コーナ
ー領域に設けることである。
Ｖ。Ｃ＋ ＧＮＤを半導体装置（チップ）の同一コーナ
ー領域に設けることである。
上述の手段によれば、２つの電源パッドＶＣＣ＋ＧＮＤ
を同一のコーナー領域に移動し、且つ第３図に示すごと
く、２本の引き出し線を互いにオーバラップするように
配設しているので、配線パターンとの引き出し線の占有
部分が小さくなる。
を同一のコーナー領域に移動し、且つ第３図に示すごと
く、２本の引き出し線を互いにオーバラップするように
配設しているので、配線パターンとの引き出し線の占有
部分が小さくなる。
第１図は本発明に係る半導体装置の一実施例のレイアウ
ト図である。第１図において、第４図の構成要素と同一
の要素については同一の参照番号を付しである。すなわ
ち、コーナ一部には電源パッド領域Ｖｃｃ、 ＧＮＤが
設けられ、この結果、第４図の人出力バッファ領域４−
１．４−２．４−３４−４およびそれらのパッド領域Ｐ
ｓｔ、Ｐｓｓ＋Ｐｓｓ、ＰＧ０の代りに、人出力バッフ
ァ領域４′１．４’−２，４’−３，４’ −４および
それらのパッド領域Ｐ’ ５７１ Ｐ’ ｓｓ＋ Ｐ’
５９Ｉ Ｐ’ ６０が設けられている。この場合、人
出力バッファ領域４’−１，４’−２，４’−３，４’
−４およびそれらのパッド領域Ｐ ’ ５ｆｆｌ Ｐ
’ ５８１ Ｐ’ ５９’ｐ’６ｏは他の人出力バッフ
ァ領域３−１．３−２゜・・・、３−５６およびそれら
のパッド領域Ｐ、、Ｐ２ 。
ト図である。第１図において、第４図の構成要素と同一
の要素については同一の参照番号を付しである。すなわ
ち、コーナ一部には電源パッド領域Ｖｃｃ、 ＧＮＤが
設けられ、この結果、第４図の人出力バッファ領域４−
１．４−２．４−３４−４およびそれらのパッド領域Ｐ
ｓｔ、Ｐｓｓ＋Ｐｓｓ、ＰＧ０の代りに、人出力バッフ
ァ領域４′１．４’−２，４’−３，４’ −４および
それらのパッド領域Ｐ’ ５７１ Ｐ’ ｓｓ＋ Ｐ’
５９Ｉ Ｐ’ ６０が設けられている。この場合、人
出力バッファ領域４’−１，４’−２，４’−３，４’
−４およびそれらのパッド領域Ｐ ’ ５ｆｆｌ Ｐ
’ ５８１ Ｐ’ ５９’ｐ’６ｏは他の人出力バッフ
ァ領域３−１．３−２゜・・・、３−５６およびそれら
のパッド領域Ｐ、、Ｐ２ 。
・・・、Ｐ、６と周期性を有する。従って、第１図の半
導体装置においては、第４図の半導体装置に比較して、
パターンの周期性が向上してＣＡＤを有効的に利用する
こともできる。
導体装置においては、第４図の半導体装置に比較して、
パターンの周期性が向上してＣＡＤを有効的に利用する
こともできる。
第２図は第１図の部分拡大図、第３図は第２図の部分拡
大図である。第３図においては、配線パターンＰＶＣＣ
，ＰＧ）１ｆ、を詳細に図示しである。これらの配線パ
ターンは、通常、２層の導体層によって形成されるもの
であり、従って、図示するごとく、電源パッド領域Ｖｃ
Ｃ，ＧＮＤを各配線パターンＰＶＣＣＩ ｐ［１）Ｉｎ
に接続させることができる。
大図である。第３図においては、配線パターンＰＶＣＣ
，ＰＧ）１ｆ、を詳細に図示しである。これらの配線パ
ターンは、通常、２層の導体層によって形成されるもの
であり、従って、図示するごとく、電源パッド領域Ｖｃ
Ｃ，ＧＮＤを各配線パターンＰＶＣＣＩ ｐ［１）Ｉｎ
に接続させることができる。
このように同一の電源接続用パッド領域に２個の電源パ
ッドＶｃｅ、 ＧＮＤが設けると、これら２個のパッド
から引き出された引き出し電源線は、第２図の矢印Ｃに
示すようにオーバーラツプする。
ッドＶｃｅ、 ＧＮＤが設けると、これら２個のパッド
から引き出された引き出し電源線は、第２図の矢印Ｃに
示すようにオーバーラツプする。
この結果、電源パッドＶｃｃ、 ＧＮＤと電源線Ｐｖｃ
ｃ＋ＰＧＮｔｌとを接続する引き出し線の占有する面積
が第４図、第５図に示す従来装置よりも小さくて済む。
ｃ＋ＰＧＮｔｌとを接続する引き出し線の占有する面積
が第４図、第５図に示す従来装置よりも小さくて済む。
さらに、上述のごとく、第４図、第５図の矢印Ａ、Ｂに
示す部分には人出力バッファの信号パッドが配置できな
いので、この部分に入出力パッドを設けても使用するこ
とができないが、第１図〜第３図においては、電源パッ
ドＶｃｃ、 ＧＮＤを入出力バッファが設けられていな
いチップのコーナー部に設けているので、より多くの人
出力バッファを基本セル形成領域外側に配列することが
できる。
示す部分には人出力バッファの信号パッドが配置できな
いので、この部分に入出力パッドを設けても使用するこ
とができないが、第１図〜第３図においては、電源パッ
ドＶｃｃ、 ＧＮＤを入出力バッファが設けられていな
いチップのコーナー部に設けているので、より多くの人
出力バッファを基本セル形成領域外側に配列することが
できる。
なお、上述の実施例では、ＣＡＤによるマスクスライス
方式の半導体装置について説明したが、本発明はマスク
スライス方式以外の半導体装置にも適用できる。
方式の半導体装置について説明したが、本発明はマスク
スライス方式以外の半導体装置にも適用できる。
以上説明したように本発明によれば、電源パッドとｉＵ
Ｍ線との引き出し線の占有面積を小さくできるので、人
出力バッファ用の信号パッドを増加させることができる
。
Ｍ線との引き出し線の占有面積を小さくできるので、人
出力バッファ用の信号パッドを増加させることができる
。
第１図は本発明に係る半導体装置の一実施例を示すレイ
アウト図、 第２図は第１図の部分拡大図、 第３図はさらに第２図の部分拡大図、 第４図は従来の半導体装置の一実施例を示すレイアウト
図、 第５図は第４図の部分拡大図である。 １・・・半導体装置、 ２・・・基本セルアレイ形成領域（素子形成領域）、３
−１．３−２．・・・、３−５６．４’ −１，４’
−２，４’ −３，４’ −４・・・人出力バッファ形
成領域（素子形成領域）、４−１．４−２．４−３．４
−４・・・人力バッファ形成領域、Ｐ Ｉ＋ Ｐ２１”
’Ｖ６Ｇ＋Ｐ’ ｓｔ、Ｐ’ ｓａ、Ｐ’ ｓｓ＋Ｐ’
６０”’パッド領域、 Ｖｃｅ、 ＧＮＤ・・・電源パッド領域。
アウト図、 第２図は第１図の部分拡大図、 第３図はさらに第２図の部分拡大図、 第４図は従来の半導体装置の一実施例を示すレイアウト
図、 第５図は第４図の部分拡大図である。 １・・・半導体装置、 ２・・・基本セルアレイ形成領域（素子形成領域）、３
−１．３−２．・・・、３−５６．４’ −１，４’
−２，４’ −３，４’ −４・・・人出力バッファ形
成領域（素子形成領域）、４−１．４−２．４−３．４
−４・・・人力バッファ形成領域、Ｐ Ｉ＋ Ｐ２１”
’Ｖ６Ｇ＋Ｐ’ ｓｔ、Ｐ’ ｓａ、Ｐ’ ｓｓ＋Ｐ’
６０”’パッド領域、 Ｖｃｅ、 ＧＮＤ・・・電源パッド領域。
Claims (1)
- 【特許請求の範囲】 １、チップの中央部に設けられ、所定の動作を行なう論
理回路部と、 前記論理回路部に電源を供給する第１及び第２の電源線
と、 チップ周縁部に設けられ、前記論理回路部へ入力信号を
供給し、又は該論理回路部からの出力信号を受ける複数
の信号用パッドと、 前記第１及び第２の電源線に電源電流を供給するために
設けられた第１及び第２の電源接続用パッドを有する半
導体装置において、 前記第１及び第２の電源接続用パッドは、前記チップの
同一コーナー領域内に配置され、さらに、前記第１の電
源接続用パッドと前記第１の電源配線とを相互接続する
第１の引き出し配線は、前記第２の電源接続用パッドと
前記第２の電源配線とを相互接続する第２の引き出し配
線上に設けられていることを特徴とする半導体装置。 ２、前記半導体装置は、さらに、前記論理回路部の外側
に配置され、前記信号用パッドと前記論理回路部に接続
された複数の入出力バッファを有し、 前記第１及び第２の電源配線は前記複数の入出力バッフ
ァ上をまたがるように配設されていることを特徴とする
特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261270A JPH02138758A (ja) | 1989-10-07 | 1989-10-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261270A JPH02138758A (ja) | 1989-10-07 | 1989-10-07 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132066A Division JPS5833864A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02138758A true JPH02138758A (ja) | 1990-05-28 |
| JPH048948B2 JPH048948B2 (ja) | 1992-02-18 |
Family
ID=17359494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261270A Granted JPH02138758A (ja) | 1989-10-07 | 1989-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02138758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104810348A (zh) * | 2014-01-24 | 2015-07-29 | 瑞萨电子株式会社 | 半导体器件和io单元 |
-
1989
- 1989-10-07 JP JP1261270A patent/JPH02138758A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104810348A (zh) * | 2014-01-24 | 2015-07-29 | 瑞萨电子株式会社 | 半导体器件和io单元 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH048948B2 (ja) | 1992-02-18 |
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