JPH0383376A - ゲートアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、大規模集積回路（ＬＳＩ）等に使用されるゲ
ートアレイに関する。

［従来の技術とその課題］ 第８図に示すように、ウェハ上に予めトランジスタ、コ
ンデンサ等がアレイ状に配置され配線工程まで終了した
マスク３０を使用し、配線工程で種々の機能を実現する
ＬＳＩ方式、いわゆるゲートアレイＬＳＩ方式において
、各ＬＳＩメーカは、例えば２１００．２６００，３２
００，４５００．５８００ゲートを有するマスタ３０を
複数用意している。尚、ゲートとはチップ内に実現可能
な論理素子の数をいう。又、第９図に示すように、マス
タ３０の各チップ３１には領域内の中央部に論理素子が
配列されている論理素子部３２が方形状の領域にて形成
され、論理素子部３２の各辺の外側には各辺に沿って論
理素子部３２と外部素子との介在部であるＩ１０セル３
３が設けられる。さらにＩ１０セル３３の外側には接続
端子である複数のポンディングパッド３が各１１０セル
３３に沿って一列状に設けられる。このように従来のゲ
ートアレイ方式のＬＳＩではｌチップ内でも論理素子が
配置されているのはチップの中央部のみであり、Ｉ１０
セル３３、ポンディングパッド３が設けられる部分には
論理素子は形成されていない。

［発明が解決しようとする課題］ 上述したように従来のゲートアレイ方式のＬＳＩでは、
各マスク毎にゲート数が固定されているので、例えば２
１００，２６００，３２００ゲートのマスクが用意され
ている場合に２７００ゲートの回路をゲートアレイで実
現しようとすると２６００ゲートの次に大きい３２００
ゲートのマス夕を使用しなければならず、未使用のゲー
トが多数生じ無駄な部分ができてしまうという問題点が
ある。

又、従来のゲートアレイ方式であると、例えば２１００
ゲートのマスクでは８４パツド、２６００ゲートのマス
クでは９４パツドというようにマスクのゲート数に応じ
てポンディングパッドの数及びポンディングパッドの設
置位置が決定されている。よって、例えば実現したい回
路のゲート数が１８００ゲートでパッド数が８７という
ものである場合、ゲート数は２１００ゲートのマスクで
実現できるが２１００ゲートのマスクではパッド数が足
りないため２６００ゲートのマスクを使用しなくてはな
らない。このような場合にも無駄な部分が生じるという
問題点がある。

又、ＩＣ（集積回路）及びＬＳＩはチップサイズを小さ
くするほど１枚のウェハ当たりの良品数が増加し、ＩＣ
等−個当たりの製造コストを下げることができる。よっ
て上述したような無駄な部分を最小にすることができれ
ば、それだけチップサイズを小さくすることができ、結
果としてＩＣ等−個当たりの製造コストを減少させるこ
とができる。

本発明は上述したような問題点を解決するためになされ
たもので、マスクにおいて無駄となる部分が少ないゲー
トアレイを提供することを目的とする。

［課題を解決するための手段］ 本発明は、トランジスタやコンデンサ等を備えたゲート
素子を区画化された領域毎に形成するのではなくウェハ
の全面に形成したことを特徴とする。

［作用］ このように構成することで、マスクより自由にチップサ
イズ、ポンディングパッド領域等を設定することができ
る ［実施例］ 従来のゲートアレイ方式のＬＳＩを構成する各チップに
は第９図に示すように、また上述したように、Ｉ１０セ
ル３３、ポンディングパッド３の領域には論理素子が形
成されていない。本発明のゲートアレイの一実施例を示
す第１図において、マスタ１には従来のマスタ３０のよ
うにポンディングパッド３、Ｉ１０セル３３の領域は作
成されず、第３図に示すようにマスタｌはいわゆるベー
シックセルと配線領域を含むブロックＡをウェハ全面に
一様に分布して形成したものである。尚、ベーシックセ
ルと配線領域は、第４図に示すように交互に形成されて
いる。

今例えば２７００ゲートのゲートアレイを作成する場合
には、ブロックＡを２７００＋α個を含む境界線０１で
区切られた領域ＸＩ％ｘ２、・・・を指定して各ブロッ
ク内で所定の配線を施し、論理回路を形成する。そして
ポンディングパッド３が配線工程以後任意の位置に設け
られる。

ポンディングパッド３が設けられる位置はベーシックセ
ル又は配線領域上に形成するので、その部分あるいはそ
の周囲のベーシックセルは使用しないように適宜処理を
行う。又、従来のように入出力専用のＩ１０セルを特に
設けず、各ブロックＡに形成されている論理素子を組み
合わすことで１１０セル２を形成する。このように、ポ
ンディングパッド位置３及びＩ１０セル２の形成位置を
自由に設定できるので、チップサイズは自由に設定でき
る。第２図内にはそのようにして構成されたＩ１０セル
２の領域を示している。

又、２８００ゲートのゲートアレイを作成する場合には
ブロックＡを２８００＋α個含む、境界線Ｕ２で区切ら
れる領域Ｙｌ、Ｙ２、・・・を指定して各ブロック内で
所定の配線を施こす。そして上述の場合と同様にしてＩ
１０セル２、ポンディングパッド３を作成する。

尚、本実施例のゲートアレイを使用して、例えば第５図
に示すＮＯＲ回路を形成する場合、第６図に示すベーシ
ックセル領域に配線を施し、第７図に示す論理素子が形
成される。

このようなゲートアレイを採用することで、１、チップ
サイズが自由に変更できるので、従来のチップサイズが
固定されているゲートアレイ方式に比べてチップ内の無
駄になる領域を減らすことができ、チップサイズが小さ
くなり、歩どまりの向上、コストダウンを図ることがで
きる。

２　ポンディングパッドの数、位置が自由に設定できる
ので、チップ内の無駄なパッド、Ｉ１０セル領域を無く
すことができ、チップサイズが小さくなり歩どまり、コ
ストダウンを図ることができる。

３、ポンディングパッドの数、位置が自由に設定できる
ので、特殊なパッド配置、例えば千鳥パッドの配置、対
向パッド配置、片出しパッド配置等の配置が実現可能と
なり、電源、グラウンドのパ・ド数、パッド位置も自由
に設定できることと相ま−て、フレキシブルな設計が可
能となる。

４、一種類のマスクですべてのゲートアレイに対応でき
るので生産管理が簡略化することができる。

という利点がある。

［発明の効果］ 以上詳述したように本発明によれば、マスクの全面に論
理素子を形成したのでチップサイズ、ポンディングパッ
ド位置、ポンディングパッド数が自由に選択できること
より無駄となる部分が少ないゲートアレイを提供するこ
とができる。

【図面の簡単な説明】

第１図は本発明のゲートアレイ方式のＬＳＩにおける一
実施例を示す図、第２図は第１図に示すマスクを用いて
Ｉチップを構成する場合を示す図、第３図は第２図の実
施例の詳細を示す図、第４図は本発明のゲートアレイの
構成を示す図、第５図ないし第７図は本発明のゲートア
レイを使用して形成される論理素子を示す図、第８図は
従来のゲートアレイ方式のＬＳＩ用マスクを示す図、第
９図は第８図に示すマスクを用いてＩチップを構成する
場合を示す図である。 ｌ・・・マスタ、２・・・Ｉ１０セル、３・・・ポンデ
ィングパッド。

Claims (1)

【特許請求の範囲】
1. （１）トランジスタやコンデンサ等を備えたゲート素子
   をウェハの全面に一様に形成したことを特徴とするゲー
   トアレイ。