JPS58142544A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58142544A JPS58142544A JP57024374A JP2437482A JPS58142544A JP S58142544 A JPS58142544 A JP S58142544A JP 57024374 A JP57024374 A JP 57024374A JP 2437482 A JP2437482 A JP 2437482A JP S58142544 A JPS58142544 A JP S58142544A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- block
- lsi
- power supply
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は半導体集積回路（以下ｒＬ８■」という。）に
関し、特に半導体チップ上に不規則的に配置された半導
体素子の好適な電源配線に関する。
関し、特に半導体チップ上に不規則的に配置された半導
体素子の好適な電源配線に関する。
従来技術
従来のＬＳＩは、チップの実装密変を高めるために、半
導体素子をチップ内のどこＫでも配置可能とするＬＳＩ
設計方式が採用されつつあるが、半導体素子への電源配
線は規則的な配列により配線されていたので、配線チャ
ネル使用率が増加し、その結果、多大な亀源配線工継に
よる開発期間の増大、チップサイズの増大といりた欠点
がありた。
導体素子をチップ内のどこＫでも配置可能とするＬＳＩ
設計方式が採用されつつあるが、半導体素子への電源配
線は規則的な配列により配線されていたので、配線チャ
ネル使用率が増加し、その結果、多大な亀源配線工継に
よる開発期間の増大、チップサイズの増大といりた欠点
がありた。
発明の目的
本発明は、従来の欠点を解消することを目的としており
、給電のための電源配線本数を低減できる電源配線の配
置方法を有し、結果としてＬＳＩサイズを小さくでき細
発期間を短縮できるＬＳＩを提供するととにある。
、給電のための電源配線本数を低減できる電源配線の配
置方法を有し、結果としてＬＳＩサイズを小さくでき細
発期間を短縮できるＬＳＩを提供するととにある。
本発明の上記目的は、半導体チップ上に配列した多数の
回路素子間を接続する電源配線を有するＬＳＩにおいて
、前記回路素子相互に接続する電源幹線のうち特定電位
の電源幹線を共有することによって達成される。
回路素子間を接続する電源配線を有するＬＳＩにおいて
、前記回路素子相互に接続する電源幹線のうち特定電位
の電源幹線を共有することによって達成される。
発明の実施例とその効果
以下、本発明の一実施例を図面に従って詳細に説明する
。
。
＠１図は、従来の論理用ＬＳＩ構成の概要図を示す。
第１図において、半導体チップ１には、行列状に複数の
ブロック２が配列されている。ブロック２は矩形状で、
より小さな構成要素である囲路素子（以下「セル」とい
う。）を複数個組合せて構成されている。セルはトラン
ジスタ、抵抗、コンデンサ等の基本回路素子を１個ある
いは複数個組合せたものである。また、すべてのブロッ
ク２の大きさは、略等しく設定されているのが普通であ
る。
ブロック２が配列されている。ブロック２は矩形状で、
より小さな構成要素である囲路素子（以下「セル」とい
う。）を複数個組合せて構成されている。セルはトラン
ジスタ、抵抗、コンデンサ等の基本回路素子を１個ある
いは複数個組合せたものである。また、すべてのブロッ
ク２の大きさは、略等しく設定されているのが普通であ
る。
ブロック２の周辺には、ブロック２に給電するための給
電点５が複数個設けられている。ブロック２の内部を配
線するためのブロック内配線領域６が設けられており、
隣接するブロック間の領域には、ブロック間を配線する
ための領域７が格子状に設けられている。
電点５が複数個設けられている。ブロック２の内部を配
線するためのブロック内配線領域６が設けられており、
隣接するブロック間の領域には、ブロック間を配線する
ための領域７が格子状に設けられている。
ブロック２の内部構成のｍｌ！をｌｋ２図に示す。
第２図において、８はいくつかのセル９が図上で横方向
に直線上に配列されたセル列であり、ブロック２にはこ
のようなセル列９が複数個配列されている。セル９の各
々の大きさやＷａＳは必ずしも一様ではない。
に直線上に配列されたセル列であり、ブロック２にはこ
のようなセル列９が複数個配列されている。セル９の各
々の大きさやＷａＳは必ずしも一様ではない。
ブロック内配線領域６においては、セル９同志がセル列
８と−（じ方向に走る横方向配線用の第１層配線４と、
セル列８と直交する方向に走る縦方向配線用の第２層配
線５とを用いてブロック２０周辺に導かれる。
８と−（じ方向に走る横方向配線用の第１層配線４と、
セル列８と直交する方向に走る縦方向配線用の第２層配
線５とを用いてブロック２０周辺に導かれる。
第１図にもどって説明を続ける。ブロック間配線領域７
においては、異なるブロック２間を紬記ブロック内配線
領域６におけると同様Ｋ。
においては、異なるブロック２間を紬記ブロック内配線
領域６におけると同様Ｋ。
横方向配線用の第１層配置１４と縦方向配線用の第２層
配線５とにより接続されている。
配線５とにより接続されている。
ＬＳＩの設計に際しては、チップ上に配列し−たセル同
志の電源配線を実現するのに、次の２通りの方式が可能
である。第１はママタスライス方式と呼ばれる方式で、
配線領域が固定されている方式、第２はビルディングブ
ロック方式と呼ばれる方式で配線領域が可愛で、チップ
全体として小さくなるように回路を配置・配線する方式
である。
志の電源配線を実現するのに、次の２通りの方式が可能
である。第１はママタスライス方式と呼ばれる方式で、
配線領域が固定されている方式、第２はビルディングブ
ロック方式と呼ばれる方式で配線領域が可愛で、チップ
全体として小さくなるように回路を配置・配線する方式
である。
本発明は、特にビルディングブロック方式に有効なもの
である。
である。
第３図は本発明の一実施例である論理用ＬＳＩ構成図を
示すものであり、第１図と同じ構成要素には同じ符号を
付している。
示すものであり、第１図と同じ構成要素には同じ符号を
付している。
本実施例に示した論理用Ｌ８Ｉ構成と第１図に示した従
来ＬＳＩとの相異は、本実施例に示した論理用ＬＳＩ構
成においては、ブロック間配線領域７上に配線される縦
方向配線用の第２）＠配線５を隣り合うブロック２の中
央に配置する。すなわち、半導体チップ１の左右辺上の
第２層配縁５を除き各ブロックの縦方向配線用の第２層
配線５０本数は４本から３本となる。
来ＬＳＩとの相異は、本実施例に示した論理用ＬＳＩ構
成においては、ブロック間配線領域７上に配線される縦
方向配線用の第２）＠配線５を隣り合うブロック２の中
央に配置する。すなわち、半導体チップ１の左右辺上の
第２層配縁５を除き各ブロックの縦方向配線用の第２層
配線５０本数は４本から３本となる。
９４図は本発明の一実施例であるブロックの内部構成を
示すものであり、第２図と同じ構成要素には同じ符号を
付している。
示すものであり、第２図と同じ構成要素には同じ符号を
付している。
本実施例に示したブロックの内部構成とｊ１１２図に示
した従来ブロックの相異は、本実施例で示したブロック
の内部構成については、ブロック内配線領域６上に配線
される縦方向配線用のに２１ｆｋ配線５は不要となり、
横方向配線用の帛１＃配線５は、ブロック２の左右辺上
まで延長する構成となる。
した従来ブロックの相異は、本実施例で示したブロック
の内部構成については、ブロック内配線領域６上に配線
される縦方向配線用のに２１ｆｋ配線５は不要となり、
横方向配線用の帛１＃配線５は、ブロック２の左右辺上
まで延長する構成となる。
発明の効果
本発明によれは、ＬＳＩチップ上の電源配線本数を少く
とも５／４に低減できるので、結果として％ＬＳＩ開発
期間の短縮、ＬＳＩチップサイズを小さくできる経済的
効果がある。
とも５／４に低減できるので、結果として％ＬＳＩ開発
期間の短縮、ＬＳＩチップサイズを小さくできる経済的
効果がある。
第１図は従来のＬＳＩの構成図、第２図はその一部であ
るブロックの構成図、第５図は本発明の一実施例を示す
ＬＳＩの構成図、第４図はその一部であるブロックの構
成図である。 １・・・半導体チップ ２・・・ブロック３・・・給
′醒点 ４・・・ｔＩＬ１層配線５・・・第２
層配線 ６・・・ブロック内配線領域７・・・ブ
ロック間配線領域 ８・・・セル列 ９・・・セル？ １ 図 才 Ｚ 図
るブロックの構成図、第５図は本発明の一実施例を示す
ＬＳＩの構成図、第４図はその一部であるブロックの構
成図である。 １・・・半導体チップ ２・・・ブロック３・・・給
′醒点 ４・・・ｔＩＬ１層配線５・・・第２
層配線 ６・・・ブロック内配線領域７・・・ブ
ロック間配線領域 ８・・・セル列 ９・・・セル？ １ 図 才 Ｚ 図
Claims (1)
- １ 半導体チップ上に配列した多数の回路素子を相互に
接続した半導体集積回路において、前記回路素子が非整
列に配置されている相互の回路素子間を接続する異なる
電位の電源配線を有し、さらに各電位単位に複数の電源
線から成る電源幹線を有し、この隣り合う電源幹線が交
互に配置され、特定電位の電源幹線を中央に配置し、該
幹線の左右もしくは上下の回路素子に給電を行なうこと
を４Ｉ黴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024374A JPS58142544A (ja) | 1982-02-19 | 1982-02-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024374A JPS58142544A (ja) | 1982-02-19 | 1982-02-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58142544A true JPS58142544A (ja) | 1983-08-24 |
Family
ID=12136412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57024374A Pending JPS58142544A (ja) | 1982-02-19 | 1982-02-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142544A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0231821A2 (en) * | 1986-01-22 | 1987-08-12 | Nec Corporation | A semiconductor integrated circuit having wirings for power supply |
| US4831433A (en) * | 1984-07-31 | 1989-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPH029149A (ja) * | 1988-06-28 | 1990-01-12 | Toshiba Corp | スタンダードセル |
-
1982
- 1982-02-19 JP JP57024374A patent/JPS58142544A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4831433A (en) * | 1984-07-31 | 1989-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP0231821A2 (en) * | 1986-01-22 | 1987-08-12 | Nec Corporation | A semiconductor integrated circuit having wirings for power supply |
| JPH029149A (ja) * | 1988-06-28 | 1990-01-12 | Toshiba Corp | スタンダードセル |
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