JPS59155144A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59155144A JPS59155144A JP2851783A JP2851783A JPS59155144A JP S59155144 A JPS59155144 A JP S59155144A JP 2851783 A JP2851783 A JP 2851783A JP 2851783 A JP2851783 A JP 2851783A JP S59155144 A JPS59155144 A JP S59155144A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- blocks
- block
- wiring
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 4
- 239000000758 substrate Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、マスタスライス方式ＬＳＩの基本セルの配
列方法に関する。
列方法に関する。
従来からある多くのマスタスライス方式ＬＳＩの基本セ
ルの配列は第１図のように基本セルαηを縦方向に多数
配列し、（２）これを１方向に列状に並べ基本セル列（
至）を形成したもので規模が大きくなるにつれて、入出
力パッドａ樽と各セルとの結線が困難になってきている
。とりわけ、図で上下に置かれたパッドと各セルとの配
線は内部の配線領域（ト）を通過するため、その分配線
トラックを要し、高集積化を実現する上で大きな妨げと
なっている。
ルの配列は第１図のように基本セルαηを縦方向に多数
配列し、（２）これを１方向に列状に並べ基本セル列（
至）を形成したもので規模が大きくなるにつれて、入出
力パッドａ樽と各セルとの結線が困難になってきている
。とりわけ、図で上下に置かれたパッドと各セルとの配
線は内部の配線領域（ト）を通過するため、その分配線
トラックを要し、高集積化を実現する上で大きな妨げと
なっている。
コノ発明は、上述した従来のマスタスライス方式ＬＳＩ
の基本セルの配列法の欠点を克服したもので、内部の配
線トラック数に影響を与えずに４方向に設けられたパッ
ドと結線可能な基本セルの新しい配列法を提案するもの
である。−〔発明の概要〕 第２図に本発明に従う基本セルの配列法の概念を示す。
の基本セルの配列法の欠点を克服したもので、内部の配
線トラック数に影響を与えずに４方向に設けられたパッ
ドと結線可能な基本セルの新しい配列法を提案するもの
である。−〔発明の概要〕 第２図に本発明に従う基本セルの配列法の概念を示す。
基本セル列全体を４つのブロックに分割して、一対角線
関係にある２つのブロックの列配置を同一方向にし、他
の２つのブロックの列配置は前述の列を９０’回転した
ものにする。また、ブロック間の配線のため、中央に専
用のチャンネル（ブロック間配線領域）を上下、左右両
方向に設ける。
関係にある２つのブロックの列配置を同一方向にし、他
の２つのブロックの列配置は前述の列を９０’回転した
ものにする。また、ブロック間の配線のため、中央に専
用のチャンネル（ブロック間配線領域）を上下、左右両
方向に設ける。
この発明により、上下左右４方向のパッドとの配線が容
易になるばかりか、パッドとの配線のために内部配線ト
ラックをほとんど使用しないで済むため、集積密度を高
めることができる。
易になるばかりか、パッドとの配線のために内部配線ト
ラックをほとんど使用しないで済むため、集積密度を高
めることができる。
〔発明の実施例Ｊ
本発明の一実施例を第２図を用いて説明する。
基本セルは例えば複数個の能動素子からなる０ＭＯ８型
セルである。
セルである。
まず、全体の回路をＸｉ 、Ｘ２ 、Ｙｌ 、Ｘ２方向
のパッドとの関係の強さを基準にして４分割する。そし
てＸ１方向のパッドと相関の強いブロックをＡに、Ｘ２
方向のパッドと相関の強いブロックをＤに、Ｘ１方向の
パッドと相関の強°いブロックをＣに、Ｘ２方向のパッ
ドと相関の強いブロックをＢにそれぞれ割り当てる。
のパッドとの関係の強さを基準にして４分割する。そし
てＸ１方向のパッドと相関の強いブロックをＡに、Ｘ２
方向のパッドと相関の強いブロックをＤに、Ｘ１方向の
パッドと相関の強°いブロックをＣに、Ｘ２方向のパッ
ドと相関の強いブロックをＢにそれぞれ割り当てる。
一方、Ａ、Ｂ、Ｃ，Ｄの各ブロック内では、一番外側（
パッド側）にパッドとの入出力端子を有するセルを配置
し、パッドとセルの入出力端子を配線で接続する。この
ようにブロックへの分割。
パッド側）にパッドとの入出力端子を有するセルを配置
し、パッドとセルの入出力端子を配線で接続する。この
ようにブロックへの分割。
ブロックの配置を行えば、パッドとの配線が非常に容易
になる。
になる。
第１図は従来のマスタスライス方式ＬＳＩの基本セル配
列法を示す平面図であり、第２図は本発明の実施例を示
す平面図である。 図に於いて、 １１・・・・基本セル １３・・・・基本セル列（短冊状基本セル列）１４・・
・・パッド １６・・・・ブロック間配線領域 １７・・・・ブロック間配線領域
列法を示す平面図であり、第２図は本発明の実施例を示
す平面図である。 図に於いて、 １１・・・・基本セル １３・・・・基本セル列（短冊状基本セル列）１４・・
・・パッド １６・・・・ブロック間配線領域 １７・・・・ブロック間配線領域
Claims (1)
- 半導体基板に基本セル複数個からなる短冊状基本セル列
を複数配列し集積してなるチップに必要に応じた配線パ
ターンを施して所望の回路動作を実現するマスタスライ
ス方式の半導体集積回路において、チップ全体を４つの
象現に分割し、チップ対角線上の２個の分割ブロック内
では縦又は横方向に複数の短冊状基本セル列を並べ、他
の２個の分割ブロック内では９０″回転した方向に並べ
たことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2851783A JPS59155144A (ja) | 1983-02-24 | 1983-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2851783A JPS59155144A (ja) | 1983-02-24 | 1983-02-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155144A true JPS59155144A (ja) | 1984-09-04 |
Family
ID=12250873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2851783A Pending JPS59155144A (ja) | 1983-02-24 | 1983-02-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7093222B2 (en) | 2002-09-24 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd. | Power supply wiring method for semiconductor integrated circuit and semiconductor integrated circuit |
| JP2008205461A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | 高電圧垂直トランジスタのためのセグメントピラーレイアウト |
| JP2008205484A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | 格子状レイアウトを有するトランジスタのゲート金属ルーティング |
-
1983
- 1983-02-24 JP JP2851783A patent/JPS59155144A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7093222B2 (en) | 2002-09-24 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd. | Power supply wiring method for semiconductor integrated circuit and semiconductor integrated circuit |
| JP2008205461A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | 高電圧垂直トランジスタのためのセグメントピラーレイアウト |
| JP2008205484A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | 格子状レイアウトを有するトランジスタのゲート金属ルーティング |
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