JPH0348669B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体集積回路（以下、「LSI」とい
う。）に関し、特に回路変更に対処し易くした
LSIに関する。

電子計算機等には多数の論理用LSIが使用され
る。従来の論理用LSIの構成の概要を第１図に示
す。

第１図において、半導体チツプ１には、行列状
に複数のブロツク２が配列されている。ブロツク
２は矩形状で、より小さな構成要素である回路素
子（以下、「セル」という。）を複数個組合わせて
構成されている。セルはトランジスタ、抵抗、コ
ンデンサ等の基本回路素子を１個あるいは複数個
組合わせたものである。また、すべてのブロツク
２の大きさは、略等しく設定されているのが普通
である。

ブロツク２の周辺には、それからの信号の出入
口となるブロツク端子３が複数個設けられてい
る。ブロツク２が位置する領域には、ブロツク２
の内部を配線するためのブロツク内配線域領７が
設けられており、隣接するブロツク間の領域に
は、ブロツク間を配線するためのブロツク間配線
領域８が格子状に設けられている。

ブロツク２の内部構成の概要を第２図に示す。
第２図において、９はいくつかのセル１０が図上
で横方向に直線状に配列されたセル列であり、ブ
ロツク２内にはこのようなセル列９が複数個配列
されている。セル１０の各々の大きさや種類は必
ずしも一様ではない。

ブロツク内配線領域７においては、セル１０同
志がセル列９と同じ方向に走る横方向配線用の第
１層配線５と、セル列９と直交する方向に走る縦
方向配線用の第２層配線６とにより接続されてい
る。第１層配線５と第２層配線６とは、スルーホ
ール４で接続されている。ブロツク端子３も、第
１層配線５と第２層配線６とを用いてブロツク２
の周辺に導かれる。

以上の説明においては、第２層配線６は第１層
配線５よりも上側（表面側）に形成されているも
のとする。なお、１１はセル端子である。

第１図にもどつて説明を続ける。ブロツク間配
線領域８においては、異なるブロツク２のブロツ
ク端子３同志が、前記ブロツク内配線領域７にお
けると同様に、横方向配線用の第１層配線５と縦
方向配線用の第２層配線６とにより接続されてい
る。

LSIの設計に際しては、チツプ上に配列した多
数のセルを相互に接続することによつて目的とす
る論理回路を実現するのに、次の２通りの方式が
可能である。第１はマスタスライス方式と呼ばれ
る方式で、配線領域が固定されている方式、第２
はビルデイングブロツク方式と呼ばれる方法で配
線領域が可変であり、チツプが全体として小さく
なるように回路を配置・配線する方式である。本
発明は、特にビルデイングブロツク方式により設
計されるLSIに有効なものである。

また、LSIはその製作工程面から見ると、大き
く分けて、拡散工程と配線工程とに分けることが
できる。拡散工程では所望の論理回路を構成する
ために、予め設けられた標準的なセルを組合わせ
て、論理規模に応じて複数配列しウエハの拡散を
行なう。次に、配線工程で前記セル間の相互配線
用マスクを作成し、前記拡散工程を終了したチツ
プ上に配線用パターンを形成する。

LSIの製作上問題となるのは、以下の点であ
る。すなわち、LSIは論理規模が大きいため、そ
の回路期間中あるいはそれ以降の時点における回
路変更が避けがたいものであるという点である。
また、一方では、製作時の歩留まりの関係からチ
ツプ面積は可能な限り小さくすることが要求さ
れ、配線領域の無駄は極力省かれる。特に、前記
ビルデイングブロツク方式による場合は、セル相
互の間隔はセル間配線量の大小に合わせて、可能
な限り狭められるという状況である。

このため、従来は、例えば、配線工程に移つた
LSIに対して、やむを得ない回路変更が必要とな
つた場合、その変更が、たとえ１本のセル間配線
を追加するだけの変更であつても、新たな配線チ
ヤネルを確保するために、セルの移動が必要とな
ることがあつた。これは、製作工程を前記拡散工
程に戻つてやる直すことを意味するもので、結果
としてLSIの開発工数の増大をもたらすという重
大な問題であつた。

本発明は上記事情に鑑みてなされたもので、そ
の目的とするともろは、従来のLSI製作工程にお
ける上述の如き問題を解消し、製作工程にある
LSIに対して回路変更が必要になつた場合におい
ても、それが根本的な変更でない限り、前記拡散
工程まで後戻りすることなく、前記配線工程から
やり直せば済み、結果としてLSIの開発期間を短
縮できる半導体集積回路装置を提供することにあ
る。

本発明の上記目的は、半導体チツプ上に、ビル
デイング・ブロツク方式により、多数のセルを配
置し、該セルを相互に配線した論理用の半導体集
積回路において、予備のセルと、少なくとも前記
予備のセルと予備のセル間を接続する予備の配線
を設けることによつて達成される。

以下、本発明の実施例を図面に基づいて詳細に
説明する。

第３図は本発明の一実施例であるLSIブロツク
の構成の概要を示すものであり、第２図と同じ構
成要素には同じ符号を付している。

本実施例に示したLSIブロツクと第２図に示し
た従来のLSIブロツクとの相異は、本実施例の
LSIブロツクにおいては、ブロツク２中に使用済
のセル１０に混つて予備のセル１２（図中、斜線
の部分）が複数個散在しており、該予備セル１２
の端子同志あるいは予備セル１２の端子と同じく
予備用に設けられたブロツク端子１３とをそれぞ
れ予備の配線で接続してあることである。すなわ
ち、予備セル１２を任意のセル列９の任意の位置
に複数散在させ、該予備セル１２の端子相互間お
よび予備セル１２の端子と予備のブロツク端子１
３相互間を、正規の配線と同様に、第１層配線５
と第２層配線６とを用いて接続してあるものであ
る。

更に、第３図には図示されていないが、前記予
備のブロツク端子１３は、別のブロツクの予備の
ブロツク端子との間で、同じく予備の配線（第１
層配線および第２層配線による。）により接続さ
れている。

本実施例においては、LSIにおいて上述の如く
予備セル、予備のブロツク端子および予備の配線
を設けてあるので、よほど大きな回路変更でない
限り、上記予備セルと予備の配線とで得られたチ
ヤネルを用いて対処することができる。このこと
は変更作業が前記拡散工程までさかのぼることを
必要とせず、前記配線工程のやり直しだけで済ま
せることを可能にするもので、結果として、LSI
の開発期間を大幅に短縮することになる。

上記実施例においては、ブロツク内配線領域７
とブロツク間配線領域８に形成される配線層数を
２層としたが、これは３層以上としても差支えな
い。

本発明は特にビルデイングブロツク方式により
設計されるLSIに特に有効であるが、必ずしもこ
れに限るものではない。

以上述べた如く、本発明によれば、LSIの製作
時に予備の回路素子を設けて、少なくともこれら
の予備の回路素子間を配線により接続するように
したので、製作の途中で回路変更があつても上記
予備の回路素子と予備の配線とで得られるチヤネ
ルを利用するように配線工程をやり直すだけで済
ませられるので、大きな経済的効果を奏するもの
である。

【図面の簡単な説明】

第１図は従来のLSIの構成の概要を示す図、第
２図はその一部であるブロツクの構成を示す図、
第３図は本発明の一実施例を示すLSIのブロツク
の構成を示す図である。 １：半導体チツプ、２：ブロツク、３：ブロツ
ク端子、４：スルーホール、５：第１層配線、
６：第２層配線、７：ブロツク内配線領域、８：
ブロツク間配線領域、９：セル列、１０：セル、
１１：セル端子、１２：予備セル、１３：予備の
ブロツク端子。

Claims (1)

【特許請求の範囲】
1. １ 半導体チツプ上に、ビルデイング・ブロツク
   方式により、多数のセルを配置し、該セルを相互
   に配線した論理用の半導体集積回路において、予
   備のセルと、回路変更が必要となつた場合の配線
   領域に形成された少なくとも前記予備のセルと予
   備のセル間を接続する予備の配線を設けたことを
   特徴とする半導体集積回路。