JPH063827B2 - Cmos演算回路 - Google Patents

Cmos演算回路

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JPH063827B2
JPH063827B2 JP58217757A JP21775783A JPH063827B2 JP H063827 B2 JPH063827 B2 JP H063827B2 JP 58217757 A JP58217757 A JP 58217757A JP 21775783 A JP21775783 A JP 21775783A JP H063827 B2 JPH063827 B2 JP H063827B2
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孝樹 野口
▲吉▼宗 萩原
高橋  保
成弘 亀島
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Hitachi Microcomputer System Ltd
Hitachi Ltd
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Hitachi Microcomputer System Ltd
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics

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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は演算回路に係り、特に多層金属配線の可能なC
MOSプロセスに好適なレイアウト法に関する。
〔発明の背景〕
加算器等の多数ビットを処理する演算器の論理はビット
単位でくり返しとなる。加算器及びデータを格納するレ
ジスタの回路例を第1図に示す。回路1,2は加算器
で、それぞれ1ビット分の論理となっている。一方、
3,4はそれぞれ1ビット分のレジスタであり、ライン
5はレジスタへの入力を、またライン6,7はレジスタ
からバス8,9への出力を制御する。
従来のマイコンは、前述のような回路をNチャネルMO
Sを用い、第2図のようなレイアウト構成で実現してい
た。まず、ここで適用されたNチャネルプロセスを第3
図を用いて説明する。Nチャネルトランジスタは、ゲー
ト25下のNチャネル拡散層22,23間で形成され
る。基板24はP型で構成され、かつ接地レベルと同一
の電位レベルあるいはそれ以下にバイアスされている。
ゲート25の電位がある値(VTHと云われるしきい値電
圧)以下だと、拡散層22,23(それぞれをソース、
ドレインと云う)間にはP型層が形成されているため、
その間の抵抗値は高く、OFF状態となる。一方、ゲー
ト25の電位が高くなると、ゲート下に空乏層が形成さ
れ、拡散層22,23間の抵抗値が下がりON状態とな
る。このようにしてNチャネルのMOSトランジスタは
動作するのであるが、論理回路を構成する場合には、ゲ
ート25、拡散層22,23等を配線で結ぶことが必要
となる。この配線には、Nチャネル拡散層、ゲート材料
であるポリシリコンの他に、最上層に形成したAl層2
6を用いていた。
前述のトランジスタ及び配線を用い、第1図の回路は第
2図のようにレイアウトされる。バス8,9及び電源配
線、接地配線はAl層による配線を用い、それぞれ、配
線10,14及び11,13,12のように横方向にレ
イアウトされる。また、制御線5,6,7はポリシリコ
ン層を配線として配線19,20,21のように縦方向
にレイアウトされる。さらに、回路1,2,3,4を1
5,16,17,18のようにレイアウトし、第2図の
例では2ビット単位でくり返しのマスクパターンを形成
していた。
しかし、制御線19,20,21を形成するポリシリコ
ン層は、Al層と比較して極端に抵抗値が高く、また電
位を固定された基板24との距離が短いため容量も大き
いので、高速化の障害となっていた。その対策としてA
l層26の上にさらにAl層を形成する多層配線のプロ
セスが生まれつつある。また、集精度が高くなると消費
電力の制限によりNチャネルMOSプロセスから、Nチ
ャネルとPチャネルの両極性のMOSトランジスタを用
いるCMOSプロセスに移向していく必要が生じつつあ
る。これらプロセス側の改善に対応して、より性能的に
も面積的にも有利なレイアウト法が必要となった。
〔発明の目的〕
本発明の目的は、多層金属配線の可能なCMOSプロセ
スを用いて、より面積的にも性能的にも有利な演算回路
のレイアウト法を提供することにある。
〔発明の概要〕
配線が回路の動作性能に影響を与えるのは、その抵抗成
分と容量成分とである。金属配線の場合前者の影響は小
さい。配線容量は、基板間の容量が主要因となる。多層
金属配線では、より上層の配線ほど、基板との距離が離
れるので、容量は小さくなる。そのため、速度的にクリ
ティカルとなる配線は、より上層の金属配線を用いて構
成するようにした。
また、CMOSプロセスではPチャネルトランジスタを
構成する方の基板はN型とし、その電位を電源電圧に、
またNチャネルトランジスタを構成する方の基板はP型
とし、その電位を接地電圧以下に固定する必要がある。
これを面積的に無駄なく設定するためには、電源配線及
び接地配線の下を有効に利用するようにする。
さらに、CMOSプロセスで論理を構成した場合、信号
値が変化する際の瞬時電流はNMOSプロセスに較べて
はるかに大きい。そのため、電源電圧変動に対し、電源
配線、接地配線下に面積的には負担にならないようにし
て容量を付加し、対策した。
すなわち、本願で開示される発明のうち代表的なももの
概要は、下記の通りである。
第1と第2の加算器(1、2)と、第1と第2のレジスタ(3、
4)と、第1と第2のバス(8、9:28、32)と、電源線(29、3
1)と、接地線(30)と、制御線(5、6、7:37、38、39)とを具
備してなり、 上記第1の加算器(1)の入力および出力は上記第1のバ
ス(8:28)に接続され、上記第1のレジスタ(3)の入力お
よび出力は上記第1のバス(8:28)に接続され、上記第
1のレジスタ(3)と上記第1のバス(8:28)との間のデー
タ転送は上記制御線(5、6、7:37、38、39)により制御可能
であり、 上記第2の加算器(2)の入力および出力は上記第2のバ
ス(9:32)に接続され、上記第2のレジスタ(4)の入力お
よび出力は上記第2のバス(9:32)に接続され、上記第2
のレジスタ(4)と上記第2のバス(9:32)との間のデータ
転送は上記制御線(5、6、7:37、38、39)により制御可能で
あり、 上記第1と第2のバス(8、9:28、32)と上記電源線(29、3
1)と上記接地線(30)とを下層金属配線(54、43、42)により
形成するとともに第1の方向と実質的に並行にレイアウ
トし、 上記第1のバス(8:28)に沿って上記第1の加算器(1)お
よび上記第1のレジスタ(3)を上記第1の方向と実質的
に並行にレイアウトし、 上記第2のバス(9:32)に沿って上記第2の加算器(2)お
よび第2のレジスタ(4)を上記第1の方向と実質的に並
行にレイアウトし、 上記制御線(37、38、39)を上層金属配線(41)により形成す
るとともに上記第1の方向と実質的に直交する方向にレ
イアウトしたことを特徴とする。
本発明のより具体的な実施形態によれば、 CMOS演算回路は、半導体基板のP型領域(51)内とN
型領域(48)内とにそれぞれNチャネルMOSトランジス
タとPチャネルMOSトランジスタとを有してなり、 上記下層配線金属による上記電源線(43)は上記N型領域
(48)とコンタクトを形成し、 上記下層配線金属による上記接地線(42)は上記P型領域
(51)とコンタクトを形成し、 上記NチャネルMOSトランジスタのゲート(44)と上記
PチャネルMOSトランジスタのゲート(45)とは上記上
層配線金属とコンタクトを形成することを特徴とする。
本発明のその他の目的と他の特徴とは、以下の実施例か
ら明らかとなろう。
〔発明の実施例〕
以下、本発明の一実施例を第4図及び第5図を用いて説
明する。
本発明では、金属配線を2層使用可能なCMOSプロセ
スを仮定している。第2図に示すNチャネルMOSを用
いたレイアウトに対応する前述仮定のプロセスを用いた
レイアウト例を第4図に示す。第2図に示す15,1
6,17,18の回路は第4図33,34,35,36
のようにレイアウトする。この時、第5図で用いるプロ
セスはCMOSプロセスなので、回路としてはNチャネ
ルMOSトランジスタとPチャネルMOSトランジスタ
とをペアで構成する必要がある。この時、NチャネルM
OSトランジスタは接地配線30を囲む点線40の領域
で構成し、PチャネルMOSトランジスタはその外側の
部分で構成する。配線30を電源配線に、配線29,3
1を接地配線にした場合は、この関係は逆となり、点線
40の領域内でPチャネルMOSトランジスタを、その
外側にNチャネルトランジスタを構成する。電源配線2
9,31、接地配線30は、拡散層と接続し易いよう、
第5図に示すように下層金属配線43,42を用いる。
電源配線、接地配線と基板48,51との間の容量は大
きい程、電源電圧変動の影響を受けにくくなるため、下
層金属配線を用いることは特性的に有利となる。さら
に、トランジスタのソース側拡散層と電源あるいは接地
電位を接続させる場合にも、コンタクトがとり易いた
め、面積削減の面でも有利となる。電源配線、接地配線
と並行するバス配線28,32も下層金属配線を用い
る。このバス配線は、基板間の容量が小さいことが望ま
しいが、金属2層配線を仮定した場合、バス配線と直交
する制御信号線37,38、39の信号遅延の方がクリ
テイカルであるため、下層配線とする。そのため金属配
線がさらに多層化された場合には、上層配線とすること
が望ましい。制御信号線37等は前述の理由により、上
層金属配線41を用いる。このようにして、第4図の演
算回路に於いては、横方向に下層金属配線を、縦方向に
は上層金属配線を直交させる。この構造とすることによ
り、配線のクロスを心配せずに任意のレイアウトをする
ことが可能となる。
また、CMOSプロセスでは基板の電位を固定する必要
がある。第5図に示すように、PチャネルMOSトラン
ジスタ49を構成する方の基板48は電源電圧レベル
に、NチャネルMOSトランジスタ50を構成する方の
基板51は接地レベルに固定する。電位の固定は、電源
配線43、接地配線42の下で基板と同じ極性の拡散層
46,53を形成し、この拡散層と電源配線あるいは接
地配線を接続させて行なう。ところで、電源配線,接地
配線はその抵抗値を下げるため、幅の広い配線とする。
そこで基板とは逆極性の拡散層47,52を、電源配線
あるいは接地配線下に形成し、これをその配線と接続さ
せる。この拡散層は基板との間に容量成分を構成するた
め、瞬時電流により、金属配線の電圧レベルが急激に変
化した場合、レベルの平滑化を行なう機能を持つ。その
ため、電源電圧変動に対し有効な対策となる。
本発明では、2層金属配線を仮定したCMOSプロセス
による演算回路のレイアウト法を説明したが、さらに多
層の金属配線が用いられる場合であっても、最下層の金
属配線を電源配線、接地配線として基板電位の固定及び
拡散層による容量成分付加をする考え方は変わらない。
ただし、この場合、バス配線、制御信号線等は上層の金
属配線に変更される。また、上層に2層目の電源配線、
接地配線を配線抵抗の低減化のため構成する場合も生ず
る。
〔発明の効果〕
本発明によれば、多層金属配線が使用可能なCMOSプ
ロセスを用いて演算回路を規則的に構成する場合、電源
配線接地配線を下層金属配線とするので基板間の容量に
より電圧を安定化できる。又制御信号線を上層金属配線
とするので基板間の容量が少なく高速に信号伝達でき
る。
又、他の発明によれば電源配線、接地線の容量増加せし
めることができ、瞬時電流変化があっても安定に電圧供
給ができる。
【図面の簡単な説明】 第1図は演算回路における2ビットの加算器とレジスタ
を示す図、第2図は従来のレイアウト法を示す図、第3
図は従来のプロセスに於けるデバイスの縦構造を示す
図、第4図は本発明のレイアウト法を示す図、第5図は
本発明に適用した2層金属配線を用いたCMOSプロセ
スによるデバイスの縦構造を示す図である。 54,43,42…下層金属配線、41…上層金属配
線、46,53…基板電位固定用の拡散層、47,52
…電源電圧変動対策のための容量成分を有する拡散層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 保 東京都小平市上水本町1479番地 日立マイ クロコンピユータエンジニアリング株式会 社内 (72)発明者 亀島 成弘 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−190343(JP,A)

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】第1と第2の加算器と、第1と第2のレジ
    スタと、第1と第2のバスと、電源線と、接地線と、制
    御線とを具備してなり、 上記第1の加算器の入力および出力は上記第1のバスに
    接続され、上記第1のレジスタの入力および出力は上記
    第1のバスに接続され、上記第1のレジスタと上記第1
    のバスとの間のデータ転送は上記制御線により制御可能
    であり、 上記第2の加算器の入力および出力は上記第2のバスに
    接続され、上記第2のレジスタの入力および出力は上記
    第2のバスに接続され、上記第2のレジスタと上記第2
    のバスとの間のデータ転送は上記制御線により制御可能
    であり、 上記第1と第2のバスと上記電源線と上記接地線とを下
    層金属配線により形成するとともに第1の方向と実質的
    に並行にレイアウトし、 上記第1のバスに沿って上記第1の加算器および上記第
    1のレジスタを上記第1の方向と実質的に並行にレイア
    ウトし、 上記第2のバスに沿って上記第2の加算器および上記第
    2のレジスタを上記第1の方向と実質的に並行にレイア
    ウトし、 上記制御線を上層金属配線により形成するとともに上記
    第1の方向と実質的に直交する方向にレイアウトしたこ
    とを特徴とするCMOS演算回路。
  2. 【請求項2】上記CMOS演算回路は、半導体基板のP
    型領域内とN型領域内とにそれぞれNチャネルMOSト
    ランジスタとPチャネルMOSトランジスタとを有して
    なり、 上記下層配線金属による上記電源線は上記N型領域とコ
    ンタクトを形成し、 上記下層配線金属による上記接地線は上記P型領域とコ
    ンタクトを形成し、 上記NチャネルMOSトランジスタのゲートと上記Pチ
    ャネルMOSトランジスタのゲートとは上記上層配線金
    属とコンタクトを形成してなることを特徴とする特許請
    求の範囲第1項記載のCMOS演算回路。
JP58217757A 1983-11-21 1983-11-21 Cmos演算回路 Expired - Lifetime JPH063827B2 (ja)

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