JPH063827B2 - Ｃｍｏｓ演算回路 - Google Patents
Ｃｍｏｓ演算回路Info
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- JPH063827B2 JPH063827B2 JP58217757A JP21775783A JPH063827B2 JP H063827 B2 JPH063827 B2 JP H063827B2 JP 58217757 A JP58217757 A JP 58217757A JP 21775783 A JP21775783 A JP 21775783A JP H063827 B2 JPH063827 B2 JP H063827B2
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- Japan
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- wiring
- register
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- power supply
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は演算回路に係り、特に多層金属配線の可能なＣ
ＭＯＳプロセスに好適なレイアウト法に関する。
ＭＯＳプロセスに好適なレイアウト法に関する。
加算器等の多数ビットを処理する演算器の論理はビット
単位でくり返しとなる。加算器及びデータを格納するレ
ジスタの回路例を第１図に示す。回路１，２は加算器
で、それぞれ１ビット分の論理となっている。一方、
３，４はそれぞれ１ビット分のレジスタであり、ライン
５はレジスタへの入力を、またライン６，７はレジスタ
からバス８，９への出力を制御する。
単位でくり返しとなる。加算器及びデータを格納するレ
ジスタの回路例を第１図に示す。回路１，２は加算器
で、それぞれ１ビット分の論理となっている。一方、
３，４はそれぞれ１ビット分のレジスタであり、ライン
５はレジスタへの入力を、またライン６，７はレジスタ
からバス８，９への出力を制御する。
従来のマイコンは、前述のような回路をＮチャネルＭＯ
Ｓを用い、第２図のようなレイアウト構成で実現してい
た。まず、ここで適用されたＮチャネルプロセスを第３
図を用いて説明する。Ｎチャネルトランジスタは、ゲー
ト２５下のＮチャネル拡散層２２，２３間で形成され
る。基板２４はＰ型で構成され、かつ接地レベルと同一
の電位レベルあるいはそれ以下にバイアスされている。
ゲート２５の電位がある値（ＶTHと云われるしきい値電
圧）以下だと、拡散層２２，２３（それぞれをソース、
ドレインと云う）間にはＰ型層が形成されているため、
その間の抵抗値は高く、ＯＦＦ状態となる。一方、ゲー
ト２５の電位が高くなると、ゲート下に空乏層が形成さ
れ、拡散層２２，２３間の抵抗値が下がりＯＮ状態とな
る。このようにしてＮチャネルのＭＯＳトランジスタは
動作するのであるが、論理回路を構成する場合には、ゲ
ート２５、拡散層２２，２３等を配線で結ぶことが必要
となる。この配線には、Ｎチャネル拡散層、ゲート材料
であるポリシリコンの他に、最上層に形成したＡｌ層２
６を用いていた。
Ｓを用い、第２図のようなレイアウト構成で実現してい
た。まず、ここで適用されたＮチャネルプロセスを第３
図を用いて説明する。Ｎチャネルトランジスタは、ゲー
ト２５下のＮチャネル拡散層２２，２３間で形成され
る。基板２４はＰ型で構成され、かつ接地レベルと同一
の電位レベルあるいはそれ以下にバイアスされている。
ゲート２５の電位がある値（ＶTHと云われるしきい値電
圧）以下だと、拡散層２２，２３（それぞれをソース、
ドレインと云う）間にはＰ型層が形成されているため、
その間の抵抗値は高く、ＯＦＦ状態となる。一方、ゲー
ト２５の電位が高くなると、ゲート下に空乏層が形成さ
れ、拡散層２２，２３間の抵抗値が下がりＯＮ状態とな
る。このようにしてＮチャネルのＭＯＳトランジスタは
動作するのであるが、論理回路を構成する場合には、ゲ
ート２５、拡散層２２，２３等を配線で結ぶことが必要
となる。この配線には、Ｎチャネル拡散層、ゲート材料
であるポリシリコンの他に、最上層に形成したＡｌ層２
６を用いていた。
前述のトランジスタ及び配線を用い、第１図の回路は第
２図のようにレイアウトされる。バス８，９及び電源配
線、接地配線はＡｌ層による配線を用い、それぞれ、配
線１０，１４及び１１，１３，１２のように横方向にレ
イアウトされる。また、制御線５，６，７はポリシリコ
ン層を配線として配線１９，２０，２１のように縦方向
にレイアウトされる。さらに、回路１，２，３，４を１
５，１６，１７，１８のようにレイアウトし、第２図の
例では２ビット単位でくり返しのマスクパターンを形成
していた。
２図のようにレイアウトされる。バス８，９及び電源配
線、接地配線はＡｌ層による配線を用い、それぞれ、配
線１０，１４及び１１，１３，１２のように横方向にレ
イアウトされる。また、制御線５，６，７はポリシリコ
ン層を配線として配線１９，２０，２１のように縦方向
にレイアウトされる。さらに、回路１，２，３，４を１
５，１６，１７，１８のようにレイアウトし、第２図の
例では２ビット単位でくり返しのマスクパターンを形成
していた。
しかし、制御線１９，２０，２１を形成するポリシリコ
ン層は、Ａｌ層と比較して極端に抵抗値が高く、また電
位を固定された基板２４との距離が短いため容量も大き
いので、高速化の障害となっていた。その対策としてＡ
ｌ層２６の上にさらにＡｌ層を形成する多層配線のプロ
セスが生まれつつある。また、集精度が高くなると消費
電力の制限によりＮチャネルＭＯＳプロセスから、Ｎチ
ャネルとＰチャネルの両極性のＭＯＳトランジスタを用
いるＣＭＯＳプロセスに移向していく必要が生じつつあ
る。これらプロセス側の改善に対応して、より性能的に
も面積的にも有利なレイアウト法が必要となった。
ン層は、Ａｌ層と比較して極端に抵抗値が高く、また電
位を固定された基板２４との距離が短いため容量も大き
いので、高速化の障害となっていた。その対策としてＡ
ｌ層２６の上にさらにＡｌ層を形成する多層配線のプロ
セスが生まれつつある。また、集精度が高くなると消費
電力の制限によりＮチャネルＭＯＳプロセスから、Ｎチ
ャネルとＰチャネルの両極性のＭＯＳトランジスタを用
いるＣＭＯＳプロセスに移向していく必要が生じつつあ
る。これらプロセス側の改善に対応して、より性能的に
も面積的にも有利なレイアウト法が必要となった。
本発明の目的は、多層金属配線の可能なＣＭＯＳプロセ
スを用いて、より面積的にも性能的にも有利な演算回路
のレイアウト法を提供することにある。
スを用いて、より面積的にも性能的にも有利な演算回路
のレイアウト法を提供することにある。
配線が回路の動作性能に影響を与えるのは、その抵抗成
分と容量成分とである。金属配線の場合前者の影響は小
さい。配線容量は、基板間の容量が主要因となる。多層
金属配線では、より上層の配線ほど、基板との距離が離
れるので、容量は小さくなる。そのため、速度的にクリ
ティカルとなる配線は、より上層の金属配線を用いて構
成するようにした。
分と容量成分とである。金属配線の場合前者の影響は小
さい。配線容量は、基板間の容量が主要因となる。多層
金属配線では、より上層の配線ほど、基板との距離が離
れるので、容量は小さくなる。そのため、速度的にクリ
ティカルとなる配線は、より上層の金属配線を用いて構
成するようにした。
また、ＣＭＯＳプロセスではＰチャネルトランジスタを
構成する方の基板はＮ型とし、その電位を電源電圧に、
またＮチャネルトランジスタを構成する方の基板はＰ型
とし、その電位を接地電圧以下に固定する必要がある。
これを面積的に無駄なく設定するためには、電源配線及
び接地配線の下を有効に利用するようにする。
構成する方の基板はＮ型とし、その電位を電源電圧に、
またＮチャネルトランジスタを構成する方の基板はＰ型
とし、その電位を接地電圧以下に固定する必要がある。
これを面積的に無駄なく設定するためには、電源配線及
び接地配線の下を有効に利用するようにする。
さらに、ＣＭＯＳプロセスで論理を構成した場合、信号
値が変化する際の瞬時電流はＮＭＯＳプロセスに較べて
はるかに大きい。そのため、電源電圧変動に対し、電源
配線、接地配線下に面積的には負担にならないようにし
て容量を付加し、対策した。
値が変化する際の瞬時電流はＮＭＯＳプロセスに較べて
はるかに大きい。そのため、電源電圧変動に対し、電源
配線、接地配線下に面積的には負担にならないようにし
て容量を付加し、対策した。
すなわち、本願で開示される発明のうち代表的なももの
概要は、下記の通りである。
概要は、下記の通りである。
第１と第２の加算器(1、2)と、第１と第２のレジスタ(3、
4)と、第１と第２のバス(8、9：28、32)と、電源線(29、3
1)と、接地線(30)と、制御線(5、6、7：37、38、39)とを具
備してなり、 上記第１の加算器(1)の入力および出力は上記第１のバ
ス(8：28)に接続され、上記第１のレジスタ(3)の入力お
よび出力は上記第１のバス(8：28)に接続され、上記第
１のレジスタ(3)と上記第１のバス(8:28)との間のデー
タ転送は上記制御線(5、6、7：37、38、39)により制御可能
であり、 上記第２の加算器(2)の入力および出力は上記第２のバ
ス(9：32)に接続され、上記第２のレジスタ(4)の入力お
よび出力は上記第２のバス(9:32)に接続され、上記第２
のレジスタ(4)と上記第２のバス(9:32)との間のデータ
転送は上記制御線(5、6、7：37、38、39)により制御可能で
あり、 上記第１と第２のバス(8、9：28、32)と上記電源線(29、3
1)と上記接地線(30)とを下層金属配線(54、43、42)により
形成するとともに第１の方向と実質的に並行にレイアウ
トし、 上記第１のバス(8：28)に沿って上記第１の加算器(1)お
よび上記第１のレジスタ(3)を上記第１の方向と実質的
に並行にレイアウトし、 上記第２のバス(9：32)に沿って上記第２の加算器(2)お
よび第２のレジスタ(4)を上記第１の方向と実質的に並
行にレイアウトし、 上記制御線(37、38、39)を上層金属配線(41)により形成す
るとともに上記第１の方向と実質的に直交する方向にレ
イアウトしたことを特徴とする。
4)と、第１と第２のバス(8、9：28、32)と、電源線(29、3
1)と、接地線(30)と、制御線(5、6、7：37、38、39)とを具
備してなり、 上記第１の加算器(1)の入力および出力は上記第１のバ
ス(8：28)に接続され、上記第１のレジスタ(3)の入力お
よび出力は上記第１のバス(8：28)に接続され、上記第
１のレジスタ(3)と上記第１のバス(8:28)との間のデー
タ転送は上記制御線(5、6、7：37、38、39)により制御可能
であり、 上記第２の加算器(2)の入力および出力は上記第２のバ
ス(9：32)に接続され、上記第２のレジスタ(4)の入力お
よび出力は上記第２のバス(9:32)に接続され、上記第２
のレジスタ(4)と上記第２のバス(9:32)との間のデータ
転送は上記制御線(5、6、7：37、38、39)により制御可能で
あり、 上記第１と第２のバス(8、9：28、32)と上記電源線(29、3
1)と上記接地線(30)とを下層金属配線(54、43、42)により
形成するとともに第１の方向と実質的に並行にレイアウ
トし、 上記第１のバス(8：28)に沿って上記第１の加算器(1)お
よび上記第１のレジスタ(3)を上記第１の方向と実質的
に並行にレイアウトし、 上記第２のバス(9：32)に沿って上記第２の加算器(2)お
よび第２のレジスタ(4)を上記第１の方向と実質的に並
行にレイアウトし、 上記制御線(37、38、39)を上層金属配線(41)により形成す
るとともに上記第１の方向と実質的に直交する方向にレ
イアウトしたことを特徴とする。
本発明のより具体的な実施形態によれば、 ＣＭＯＳ演算回路は、半導体基板のＰ型領域(51)内とＮ
型領域(48)内とにそれぞれＮチャネルＭＯＳトランジス
タとＰチャネルＭＯＳトランジスタとを有してなり、 上記下層配線金属による上記電源線(43)は上記Ｎ型領域
(48)とコンタクトを形成し、 上記下層配線金属による上記接地線(42)は上記Ｐ型領域
(51)とコンタクトを形成し、 上記ＮチャネルＭＯＳトランジスタのゲート(44)と上記
ＰチャネルＭＯＳトランジスタのゲート(45)とは上記上
層配線金属とコンタクトを形成することを特徴とする。
型領域(48)内とにそれぞれＮチャネルＭＯＳトランジス
タとＰチャネルＭＯＳトランジスタとを有してなり、 上記下層配線金属による上記電源線(43)は上記Ｎ型領域
(48)とコンタクトを形成し、 上記下層配線金属による上記接地線(42)は上記Ｐ型領域
(51)とコンタクトを形成し、 上記ＮチャネルＭＯＳトランジスタのゲート(44)と上記
ＰチャネルＭＯＳトランジスタのゲート(45)とは上記上
層配線金属とコンタクトを形成することを特徴とする。
本発明のその他の目的と他の特徴とは、以下の実施例か
ら明らかとなろう。
ら明らかとなろう。
以下、本発明の一実施例を第４図及び第５図を用いて説
明する。
明する。
本発明では、金属配線を２層使用可能なＣＭＯＳプロセ
スを仮定している。第２図に示すＮチャネルＭＯＳを用
いたレイアウトに対応する前述仮定のプロセスを用いた
レイアウト例を第４図に示す。第２図に示す１５，１
６，１７，１８の回路は第４図３３，３４，３５，３６
のようにレイアウトする。この時、第５図で用いるプロ
セスはＣＭＯＳプロセスなので、回路としてはＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
とをペアで構成する必要がある。この時、ＮチャネルＭ
ＯＳトランジスタは接地配線３０を囲む点線４０の領域
で構成し、ＰチャネルＭＯＳトランジスタはその外側の
部分で構成する。配線３０を電源配線に、配線２９，３
１を接地配線にした場合は、この関係は逆となり、点線
４０の領域内でＰチャネルＭＯＳトランジスタを、その
外側にＮチャネルトランジスタを構成する。電源配線２
９，３１、接地配線３０は、拡散層と接続し易いよう、
第５図に示すように下層金属配線４３，４２を用いる。
電源配線、接地配線と基板４８，５１との間の容量は大
きい程、電源電圧変動の影響を受けにくくなるため、下
層金属配線を用いることは特性的に有利となる。さら
に、トランジスタのソース側拡散層と電源あるいは接地
電位を接続させる場合にも、コンタクトがとり易いた
め、面積削減の面でも有利となる。電源配線、接地配線
と並行するバス配線２８，３２も下層金属配線を用い
る。このバス配線は、基板間の容量が小さいことが望ま
しいが、金属２層配線を仮定した場合、バス配線と直交
する制御信号線３７，３８、３９の信号遅延の方がクリ
テイカルであるため、下層配線とする。そのため金属配
線がさらに多層化された場合には、上層配線とすること
が望ましい。制御信号線３７等は前述の理由により、上
層金属配線４１を用いる。このようにして、第４図の演
算回路に於いては、横方向に下層金属配線を、縦方向に
は上層金属配線を直交させる。この構造とすることによ
り、配線のクロスを心配せずに任意のレイアウトをする
ことが可能となる。
スを仮定している。第２図に示すＮチャネルＭＯＳを用
いたレイアウトに対応する前述仮定のプロセスを用いた
レイアウト例を第４図に示す。第２図に示す１５，１
６，１７，１８の回路は第４図３３，３４，３５，３６
のようにレイアウトする。この時、第５図で用いるプロ
セスはＣＭＯＳプロセスなので、回路としてはＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
とをペアで構成する必要がある。この時、ＮチャネルＭ
ＯＳトランジスタは接地配線３０を囲む点線４０の領域
で構成し、ＰチャネルＭＯＳトランジスタはその外側の
部分で構成する。配線３０を電源配線に、配線２９，３
１を接地配線にした場合は、この関係は逆となり、点線
４０の領域内でＰチャネルＭＯＳトランジスタを、その
外側にＮチャネルトランジスタを構成する。電源配線２
９，３１、接地配線３０は、拡散層と接続し易いよう、
第５図に示すように下層金属配線４３，４２を用いる。
電源配線、接地配線と基板４８，５１との間の容量は大
きい程、電源電圧変動の影響を受けにくくなるため、下
層金属配線を用いることは特性的に有利となる。さら
に、トランジスタのソース側拡散層と電源あるいは接地
電位を接続させる場合にも、コンタクトがとり易いた
め、面積削減の面でも有利となる。電源配線、接地配線
と並行するバス配線２８，３２も下層金属配線を用い
る。このバス配線は、基板間の容量が小さいことが望ま
しいが、金属２層配線を仮定した場合、バス配線と直交
する制御信号線３７，３８、３９の信号遅延の方がクリ
テイカルであるため、下層配線とする。そのため金属配
線がさらに多層化された場合には、上層配線とすること
が望ましい。制御信号線３７等は前述の理由により、上
層金属配線４１を用いる。このようにして、第４図の演
算回路に於いては、横方向に下層金属配線を、縦方向に
は上層金属配線を直交させる。この構造とすることによ
り、配線のクロスを心配せずに任意のレイアウトをする
ことが可能となる。
また、ＣＭＯＳプロセスでは基板の電位を固定する必要
がある。第５図に示すように、ＰチャネルＭＯＳトラン
ジスタ４９を構成する方の基板４８は電源電圧レベル
に、ＮチャネルＭＯＳトランジスタ５０を構成する方の
基板５１は接地レベルに固定する。電位の固定は、電源
配線４３、接地配線４２の下で基板と同じ極性の拡散層
４６，５３を形成し、この拡散層と電源配線あるいは接
地配線を接続させて行なう。ところで、電源配線，接地
配線はその抵抗値を下げるため、幅の広い配線とする。
そこで基板とは逆極性の拡散層４７，５２を、電源配線
あるいは接地配線下に形成し、これをその配線と接続さ
せる。この拡散層は基板との間に容量成分を構成するた
め、瞬時電流により、金属配線の電圧レベルが急激に変
化した場合、レベルの平滑化を行なう機能を持つ。その
ため、電源電圧変動に対し有効な対策となる。
がある。第５図に示すように、ＰチャネルＭＯＳトラン
ジスタ４９を構成する方の基板４８は電源電圧レベル
に、ＮチャネルＭＯＳトランジスタ５０を構成する方の
基板５１は接地レベルに固定する。電位の固定は、電源
配線４３、接地配線４２の下で基板と同じ極性の拡散層
４６，５３を形成し、この拡散層と電源配線あるいは接
地配線を接続させて行なう。ところで、電源配線，接地
配線はその抵抗値を下げるため、幅の広い配線とする。
そこで基板とは逆極性の拡散層４７，５２を、電源配線
あるいは接地配線下に形成し、これをその配線と接続さ
せる。この拡散層は基板との間に容量成分を構成するた
め、瞬時電流により、金属配線の電圧レベルが急激に変
化した場合、レベルの平滑化を行なう機能を持つ。その
ため、電源電圧変動に対し有効な対策となる。
本発明では、２層金属配線を仮定したＣＭＯＳプロセス
による演算回路のレイアウト法を説明したが、さらに多
層の金属配線が用いられる場合であっても、最下層の金
属配線を電源配線、接地配線として基板電位の固定及び
拡散層による容量成分付加をする考え方は変わらない。
ただし、この場合、バス配線、制御信号線等は上層の金
属配線に変更される。また、上層に２層目の電源配線、
接地配線を配線抵抗の低減化のため構成する場合も生ず
る。
による演算回路のレイアウト法を説明したが、さらに多
層の金属配線が用いられる場合であっても、最下層の金
属配線を電源配線、接地配線として基板電位の固定及び
拡散層による容量成分付加をする考え方は変わらない。
ただし、この場合、バス配線、制御信号線等は上層の金
属配線に変更される。また、上層に２層目の電源配線、
接地配線を配線抵抗の低減化のため構成する場合も生ず
る。
本発明によれば、多層金属配線が使用可能なＣＭＯＳプ
ロセスを用いて演算回路を規則的に構成する場合、電源
配線接地配線を下層金属配線とするので基板間の容量に
より電圧を安定化できる。又制御信号線を上層金属配線
とするので基板間の容量が少なく高速に信号伝達でき
る。
ロセスを用いて演算回路を規則的に構成する場合、電源
配線接地配線を下層金属配線とするので基板間の容量に
より電圧を安定化できる。又制御信号線を上層金属配線
とするので基板間の容量が少なく高速に信号伝達でき
る。
又、他の発明によれば電源配線、接地線の容量増加せし
めることができ、瞬時電流変化があっても安定に電圧供
給ができる。
めることができ、瞬時電流変化があっても安定に電圧供
給ができる。
【図面の簡単な説明】 第１図は演算回路における２ビットの加算器とレジスタ
を示す図、第２図は従来のレイアウト法を示す図、第３
図は従来のプロセスに於けるデバイスの縦構造を示す
図、第４図は本発明のレイアウト法を示す図、第５図は
本発明に適用した２層金属配線を用いたＣＭＯＳプロセ
スによるデバイスの縦構造を示す図である。 ５４，４３，４２…下層金属配線、４１…上層金属配
線、４６，５３…基板電位固定用の拡散層、４７，５２
…電源電圧変動対策のための容量成分を有する拡散層。
を示す図、第２図は従来のレイアウト法を示す図、第３
図は従来のプロセスに於けるデバイスの縦構造を示す
図、第４図は本発明のレイアウト法を示す図、第５図は
本発明に適用した２層金属配線を用いたＣＭＯＳプロセ
スによるデバイスの縦構造を示す図である。 ５４，４３，４２…下層金属配線、４１…上層金属配
線、４６，５３…基板電位固定用の拡散層、４７，５２
…電源電圧変動対策のための容量成分を有する拡散層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 保 東京都小平市上水本町1479番地 日立マイ クロコンピユータエンジニアリング株式会 社内 (72)発明者 亀島 成弘 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−190343（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１と第２の加算器と、第１と第２のレジ
スタと、第１と第２のバスと、電源線と、接地線と、制
御線とを具備してなり、 上記第１の加算器の入力および出力は上記第１のバスに
接続され、上記第１のレジスタの入力および出力は上記
第１のバスに接続され、上記第１のレジスタと上記第１
のバスとの間のデータ転送は上記制御線により制御可能
であり、 上記第２の加算器の入力および出力は上記第２のバスに
接続され、上記第２のレジスタの入力および出力は上記
第２のバスに接続され、上記第２のレジスタと上記第２
のバスとの間のデータ転送は上記制御線により制御可能
であり、 上記第１と第２のバスと上記電源線と上記接地線とを下
層金属配線により形成するとともに第１の方向と実質的
に並行にレイアウトし、 上記第１のバスに沿って上記第１の加算器および上記第
１のレジスタを上記第１の方向と実質的に並行にレイア
ウトし、 上記第２のバスに沿って上記第２の加算器および上記第
２のレジスタを上記第１の方向と実質的に並行にレイア
ウトし、 上記制御線を上層金属配線により形成するとともに上記
第１の方向と実質的に直交する方向にレイアウトしたこ
とを特徴とするＣＭＯＳ演算回路。 - 【請求項２】上記ＣＭＯＳ演算回路は、半導体基板のＰ
型領域内とＮ型領域内とにそれぞれＮチャネルＭＯＳト
ランジスタとＰチャネルＭＯＳトランジスタとを有して
なり、 上記下層配線金属による上記電源線は上記Ｎ型領域とコ
ンタクトを形成し、 上記下層配線金属による上記接地線は上記Ｐ型領域とコ
ンタクトを形成し、 上記ＮチャネルＭＯＳトランジスタのゲートと上記Ｐチ
ャネルＭＯＳトランジスタのゲートとは上記上層配線金
属とコンタクトを形成してなることを特徴とする特許請
求の範囲第１項記載のＣＭＯＳ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217757A JPH063827B2 (ja) | 1983-11-21 | 1983-11-21 | Ｃｍｏｓ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217757A JPH063827B2 (ja) | 1983-11-21 | 1983-11-21 | Ｃｍｏｓ演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110136A JPS60110136A (ja) | 1985-06-15 |
| JPH063827B2 true JPH063827B2 (ja) | 1994-01-12 |
Family
ID=16709263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217757A Expired - Lifetime JPH063827B2 (ja) | 1983-11-21 | 1983-11-21 | Ｃｍｏｓ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063827B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105480B2 (ja) * | 1985-12-27 | 1995-11-13 | 株式会社東芝 | 半導体集積回路装置の配線形成方法 |
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
| JP2965626B2 (ja) * | 1990-06-25 | 1999-10-18 | 株式会社東芝 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
-
1983
- 1983-11-21 JP JP58217757A patent/JPH063827B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60110136A (ja) | 1985-06-15 |
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