JPH0774322A - Ｃｍｏｓインバータを備えた集積回路 - Google Patents
Ｃｍｏｓインバータを備えた集積回路Info
- Publication number
- JPH0774322A JPH0774322A JP5239004A JP23900493A JPH0774322A JP H0774322 A JPH0774322 A JP H0774322A JP 5239004 A JP5239004 A JP 5239004A JP 23900493 A JP23900493 A JP 23900493A JP H0774322 A JPH0774322 A JP H0774322A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- line
- noise
- cmos inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 液晶ディスプレイ（ＬＣＤ）等といった駆動
対象物の全体としての応答を遅らせることなく、電源の
出力電圧に関してノイズ発生を低減する。 【構成】 シリコンウェーハ基板６上に形成された第１
電源アルミニウム線Ｌ１及び第２電源アルミニウム線Ｌ
２を電源とするＣＭＯＳインバータ７を複数個備えた集
積回路である。第１電源アルミニウム線Ｌ１と第２電源
アルミニウム線Ｌ２とは互いに平行に引き回される。両
線Ｌ１及びＬ２の間に形成されるコンデンサの働きによ
ってローパスフィルタを構成して電源ノイズを低減す
る。
対象物の全体としての応答を遅らせることなく、電源の
出力電圧に関してノイズ発生を低減する。 【構成】 シリコンウェーハ基板６上に形成された第１
電源アルミニウム線Ｌ１及び第２電源アルミニウム線Ｌ
２を電源とするＣＭＯＳインバータ７を複数個備えた集
積回路である。第１電源アルミニウム線Ｌ１と第２電源
アルミニウム線Ｌ２とは互いに平行に引き回される。両
線Ｌ１及びＬ２の間に形成されるコンデンサの働きによ
ってローパスフィルタを構成して電源ノイズを低減す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとを結合して成るＣＭＯＳイン
バータを複数個備えた集積回路に関する。
とＮＭＯＳトランジスタとを結合して成るＣＭＯＳイン
バータを複数個備えた集積回路に関する。
【０００２】
【従来の技術】昨今、コンピュータのＣＰＵ、Ａ／Ｄコ
ンバータ、液晶デバイス（ＬＣＤ）駆動回路、その他種
々の電子機器にＣＭＯＳインバータが使用されている。
このＣＭＯＳインバータにおいては、その入力信号が切
り替わるときに貫通電流が流れることが知られている。
この貫通電流とは、ＰチャネルトランジスタとＮチャネ
ルトランジスタとが同時にＯＮになることにより、第１
電源Ｖ１が印加されているＰチャネルトランジスタのソ
ースから、第２電源Ｖ２が印加されているＮチャネルト
ランジスタのソースに向かって電流が流れることであ
る。但し、Ｖ１＞Ｖ２である。貫通電流が流れると、第
１電源及び第２電源の出力電圧にノイズが発生し、ノイ
ズによる誤動作が発生するおそれがある。
ンバータ、液晶デバイス（ＬＣＤ）駆動回路、その他種
々の電子機器にＣＭＯＳインバータが使用されている。
このＣＭＯＳインバータにおいては、その入力信号が切
り替わるときに貫通電流が流れることが知られている。
この貫通電流とは、ＰチャネルトランジスタとＮチャネ
ルトランジスタとが同時にＯＮになることにより、第１
電源Ｖ１が印加されているＰチャネルトランジスタのソ
ースから、第２電源Ｖ２が印加されているＮチャネルト
ランジスタのソースに向かって電流が流れることであ
る。但し、Ｖ１＞Ｖ２である。貫通電流が流れると、第
１電源及び第２電源の出力電圧にノイズが発生し、ノイ
ズによる誤動作が発生するおそれがある。
【０００３】例えば、ＬＣＤ駆動回路を考えた場合、通
常ＬＣＤには多数のインバータが付随しており、これら
のインバータの全てが一斉に切り替わると、全てのイン
バータに貫通電流が流れ、それに起因する電源の出力電
圧のノイズは著しく大きくなる。貫通電流に起因するこ
のノイズ発生を防止する手段として、従来、以下の３つ
の方法が多く用いられている。
常ＬＣＤには多数のインバータが付随しており、これら
のインバータの全てが一斉に切り替わると、全てのイン
バータに貫通電流が流れ、それに起因する電源の出力電
圧のノイズは著しく大きくなる。貫通電流に起因するこ
のノイズ発生を防止する手段として、従来、以下の３つ
の方法が多く用いられている。
【０００４】 個々のインバータの切り替わる時間に
時間差を設ける。具体的には、一部のインバータの入力
の前段に抵抗を挿入して、そのインバータの入力部に入
力信号が到達する時間を遅らせる。
時間差を設ける。具体的には、一部のインバータの入力
の前段に抵抗を挿入して、そのインバータの入力部に入
力信号が到達する時間を遅らせる。
【０００５】 拡散層上で、すなわちＰチャネルトラ
ンジスタ及びＮチャネルトランジスタ上で、ゲートのポ
リシリコン層を蛇行させる。蛇行している部分に順次に
信号が到達し、貫通電流が順次小分けに流れるので、発
生するノイズが小さくて済む。
ンジスタ及びＮチャネルトランジスタ上で、ゲートのポ
リシリコン層を蛇行させる。蛇行している部分に順次に
信号が到達し、貫通電流が順次小分けに流れるので、発
生するノイズが小さくて済む。
【０００６】 インバータの入力を Slow Rate 方式
とする。例えば、本出願人の出願に係る特願平４−２８
９４４１号に開示されているように、インバータのＰチ
ャネルトランジスタ及びＮチャネルトランジスタの各々
のゲートの前段に、さらにインバータを設け、Ｐチャネ
ルトランジスタとＮチャネルトランジスタが同時にＯＮ
になることがないようにする。
とする。例えば、本出願人の出願に係る特願平４−２８
９４４１号に開示されているように、インバータのＰチ
ャネルトランジスタ及びＮチャネルトランジスタの各々
のゲートの前段に、さらにインバータを設け、Ｐチャネ
ルトランジスタとＮチャネルトランジスタが同時にＯＮ
になることがないようにする。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
各ノイズ発生防止手段によれば、インバータに対して貫
通電流の防止あるいは低減を達成することが可能となる
が、いずれの方法でも、ＬＣＤパネル全体で見ると応答
が遅くなるという問題点がある。
各ノイズ発生防止手段によれば、インバータに対して貫
通電流の防止あるいは低減を達成することが可能となる
が、いずれの方法でも、ＬＣＤパネル全体で見ると応答
が遅くなるという問題点がある。
【０００８】本発明は、その問題点を解消するためにな
されたものであって、ＬＣＤ等といった駆動対象物の全
体としての応答を遅らせることなく、電源の出力電圧に
関してノイズ発生を低減することを目的とする。
されたものであって、ＬＣＤ等といった駆動対象物の全
体としての応答を遅らせることなく、電源の出力電圧に
関してノイズ発生を低減することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係るＣＭＯＳインバータを備えた集積回路
は、第１電源ラインに接続されるＰＭＯＳトランジスタ
と、第２電源ラインに接続されるＮＭＯＳトランジスタ
とを有するＣＭＯＳインバータを複数個備えた集積回路
において、第１電源ラインと第２電源ラインとを互いに
平行に引き回すことを特徴としている。
め、本発明に係るＣＭＯＳインバータを備えた集積回路
は、第１電源ラインに接続されるＰＭＯＳトランジスタ
と、第２電源ラインに接続されるＮＭＯＳトランジスタ
とを有するＣＭＯＳインバータを複数個備えた集積回路
において、第１電源ラインと第２電源ラインとを互いに
平行に引き回すことを特徴としている。
【００１０】この場合、第１電源と第２電源とを１本づ
つ平行に引き回すのではなくて、第２電源ラインの両側
に第１電源ラインを平行に配置することができる。ま
た、第１電源ラインのまわりを絶縁層を挟んで第２電源
ラインで被覆することができる。第１電源ライン及び第
２電源ラインはいずれも、例えばアルミニウム配線によ
って構成できる。
つ平行に引き回すのではなくて、第２電源ラインの両側
に第１電源ラインを平行に配置することができる。ま
た、第１電源ラインのまわりを絶縁層を挟んで第２電源
ラインで被覆することができる。第１電源ライン及び第
２電源ラインはいずれも、例えばアルミニウム配線によ
って構成できる。
【００１１】
【作用】第１電源ラインと第２電源ラインとを互いに平
行に配線することにより、いわゆるフリンジング効果に
よる寄生容量の存在を利用して、両ラインにコンデンサ
の役割を持たせ、ＬＣフィルタ（ローパスフィルタ）と
同等の機能を付与し、それによりノイズを吸収して低減
する。インバータに流れる貫通電流に起因して種々の周
波数成分を含むノイズが発生しても、上記の平行ライン
配線において機能するローパスフィルタにより、高周波
成分が除去されるので、ノイズが低減される。
行に配線することにより、いわゆるフリンジング効果に
よる寄生容量の存在を利用して、両ラインにコンデンサ
の役割を持たせ、ＬＣフィルタ（ローパスフィルタ）と
同等の機能を付与し、それによりノイズを吸収して低減
する。インバータに流れる貫通電流に起因して種々の周
波数成分を含むノイズが発生しても、上記の平行ライン
配線において機能するローパスフィルタにより、高周波
成分が除去されるので、ノイズが低減される。
【００１２】
【実施例】図６は、本発明に係るＣＭＯＳインバータを
備えた集積回路をＬＣＤの駆動用として用いた場合の実
施例を示している。このＬＣＤ１は、液晶パネル２と、
それに実装された複数のインバータ駆動ユニット３とを
有している。各インバータ駆動ユニット３は、ＴＡＢ
（Tape Automated Bonding）によってプラスチックフィ
ルム４上に実装されたＬＣＤ駆動用集積回路５を有して
いる。
備えた集積回路をＬＣＤの駆動用として用いた場合の実
施例を示している。このＬＣＤ１は、液晶パネル２と、
それに実装された複数のインバータ駆動ユニット３とを
有している。各インバータ駆動ユニット３は、ＴＡＢ
（Tape Automated Bonding）によってプラスチックフィ
ルム４上に実装されたＬＣＤ駆動用集積回路５を有して
いる。
【００１３】ＬＣＤ駆動用集積回路５は、図１に示すよ
うに、ＩＣ基板であるシリコンウェーハ６上に形成され
た複数のＣＭＯＳインバータ７と、これらのインバータ
７の電源となる第１電源ＶDD及び第２電源ＶSSとを有し
ている。第１電源ＶDDは例えば＋５Ｖに設定され、第２
電源ＶSSは例えばアースに設定されている。第１電源Ｖ
DDから伸びる電源ライン、すなわちアルミニウム線Ｌ１
及び第２電源ＶSSから伸びる電源ライン、すなわちアル
ミニウム線Ｌ２は、所定の間隔をあけて互いに平行を維
持した状態でシリコンウェーハ６上で引き回され、それ
らのアルミニウム線Ｌ１，Ｌ２に各ＣＭＯＳインバータ
７の引出線が接続されている。図３に示すように、シリ
コンウェーハ６上に互いに平行に形成された第１電源ア
ルミニウム線Ｌ１及び第２電源アルミニウム線Ｌ２は酸
化膜１０によって被覆されることにより、相互の絶縁及
びホコリ等からの保護が図られている。
うに、ＩＣ基板であるシリコンウェーハ６上に形成され
た複数のＣＭＯＳインバータ７と、これらのインバータ
７の電源となる第１電源ＶDD及び第２電源ＶSSとを有し
ている。第１電源ＶDDは例えば＋５Ｖに設定され、第２
電源ＶSSは例えばアースに設定されている。第１電源Ｖ
DDから伸びる電源ライン、すなわちアルミニウム線Ｌ１
及び第２電源ＶSSから伸びる電源ライン、すなわちアル
ミニウム線Ｌ２は、所定の間隔をあけて互いに平行を維
持した状態でシリコンウェーハ６上で引き回され、それ
らのアルミニウム線Ｌ１，Ｌ２に各ＣＭＯＳインバータ
７の引出線が接続されている。図３に示すように、シリ
コンウェーハ６上に互いに平行に形成された第１電源ア
ルミニウム線Ｌ１及び第２電源アルミニウム線Ｌ２は酸
化膜１０によって被覆されることにより、相互の絶縁及
びホコリ等からの保護が図られている。
【００１４】各ＣＭＯＳインバータ７は、いずれも周知
の構成から成っており、例えば図２に示すように、Ｐチ
ャネルエンハンスメント形のＦＥＴ（電解効果形トラン
ジスタ）８とＮチャネルエンハンスメント形のＦＥＴ９
とを互いに接合することによって形成されている。Ｐチ
ャネルトランジスタ８のソースＳにはアルミニウム線Ｌ
１から第１電源ＶDDが印加され、Ｎチャネルトランジス
タ９のソースＳにはアルミニウム線Ｌ２から第２電源Ｖ
SSが印加されている。当然のことながら、ＶDD＞ＶSSで
ある。
の構成から成っており、例えば図２に示すように、Ｐチ
ャネルエンハンスメント形のＦＥＴ（電解効果形トラン
ジスタ）８とＮチャネルエンハンスメント形のＦＥＴ９
とを互いに接合することによって形成されている。Ｐチ
ャネルトランジスタ８のソースＳにはアルミニウム線Ｌ
１から第１電源ＶDDが印加され、Ｎチャネルトランジス
タ９のソースＳにはアルミニウム線Ｌ２から第２電源Ｖ
SSが印加されている。当然のことながら、ＶDD＞ＶSSで
ある。
【００１５】ＣＭＯＳインバータ７は以上のように構成
されているので、Ｐチャネルトランジスタ８及びＮチャ
ネルトランジスタ９のゲートＧに所定の電圧Ｖ１が印加
されると、Ｐチャネルトランジスタ８がＯＦＦ、そして
Ｎチャネルトランジスタ９がＯＮとなり、各トランジス
タ８，９の共通ドレインＤの電圧ＶOUT はＶSSとなる。
一方、各トランジスタ８，９のゲートＧにＶ１と異なる
他の電圧Ｖ２が印加されると、Ｐチャネルトランジスタ
８がＯＮ、そしてＮチャネルトランジスタ９がＯＦＦと
なり、各トランジスタ８，９の共通ドレインＤの電圧Ｖ
OUT はＶDDに切り替わる。こうして、入力電圧ＶINを変
化させることにより、負荷である液晶パネルの電極に印
加する電圧をＶDDとＶSSとの間で切り替えて、液晶パネ
ルを駆動する。
されているので、Ｐチャネルトランジスタ８及びＮチャ
ネルトランジスタ９のゲートＧに所定の電圧Ｖ１が印加
されると、Ｐチャネルトランジスタ８がＯＦＦ、そして
Ｎチャネルトランジスタ９がＯＮとなり、各トランジス
タ８，９の共通ドレインＤの電圧ＶOUT はＶSSとなる。
一方、各トランジスタ８，９のゲートＧにＶ１と異なる
他の電圧Ｖ２が印加されると、Ｐチャネルトランジスタ
８がＯＮ、そしてＮチャネルトランジスタ９がＯＦＦと
なり、各トランジスタ８，９の共通ドレインＤの電圧Ｖ
OUT はＶDDに切り替わる。こうして、入力電圧ＶINを変
化させることにより、負荷である液晶パネルの電極に印
加する電圧をＶDDとＶSSとの間で切り替えて、液晶パネ
ルを駆動する。
【００１６】各ＣＭＯＳインバータ７に関しては、Ｐチ
ャネルトランジスタ８とＮチャネルトランジスタ９とが
ＯＮ／ＯＦＦの間で切り替わるときに両トランジスタ
８，９との間に貫通電流が流れる。ＣＭＯＳインバータ
７は多数個設けられており、これらが一斉にＯＮ／ＯＦ
Ｆすると過大な貫通電流が流れ、それに応じて電源ノイ
ズが発生するおそれがある。しかしながら本実施例で
は、電源アルミ線Ｌ１及びＬ２を互いに平行に配線して
あるので、それらがコンデンサとして働いてＬＣフィル
タ（ローパスフィルタ）が構成され、その結果、電源ノ
イズを低減できる。
ャネルトランジスタ８とＮチャネルトランジスタ９とが
ＯＮ／ＯＦＦの間で切り替わるときに両トランジスタ
８，９との間に貫通電流が流れる。ＣＭＯＳインバータ
７は多数個設けられており、これらが一斉にＯＮ／ＯＦ
Ｆすると過大な貫通電流が流れ、それに応じて電源ノイ
ズが発生するおそれがある。しかしながら本実施例で
は、電源アルミ線Ｌ１及びＬ２を互いに平行に配線して
あるので、それらがコンデンサとして働いてＬＣフィル
タ（ローパスフィルタ）が構成され、その結果、電源ノ
イズを低減できる。
【００１７】図４は、電源アルミニウム線Ｌ１及びＬ２
の改変例を示している。この例では、第１電源アルミニ
ウム線Ｌ１が２本平行に形成され、その間に第２電源ア
ルミニウム線Ｌ２がそれらと平行に形成され、そして酸
化膜１０によってそれら各線Ｌ１，Ｌ２が被覆されてい
る。この実施例によれば、第１電源アルミニウム線Ｌ１
と第２電源アルミニウム線Ｌ２との間に、より大きなキ
ャパシタンスが形成されるので、より大きなノイズ低減
効果を期待できる。
の改変例を示している。この例では、第１電源アルミニ
ウム線Ｌ１が２本平行に形成され、その間に第２電源ア
ルミニウム線Ｌ２がそれらと平行に形成され、そして酸
化膜１０によってそれら各線Ｌ１，Ｌ２が被覆されてい
る。この実施例によれば、第１電源アルミニウム線Ｌ１
と第２電源アルミニウム線Ｌ２との間に、より大きなキ
ャパシタンスが形成されるので、より大きなノイズ低減
効果を期待できる。
【００１８】図５は、電源アルミニウム線Ｌ１及びＬ２
の他の改変例を示している。この例では、第１電源アル
ミニウム線Ｌ１が２本平行に形成され、それらが個々に
酸化膜１０によって被覆され、さらにそれらの全体が第
２電源アルミニウム線Ｌ２によって被覆されている。こ
の例によれば、キャパシタンスをより一層大きく設定で
きる。
の他の改変例を示している。この例では、第１電源アル
ミニウム線Ｌ１が２本平行に形成され、それらが個々に
酸化膜１０によって被覆され、さらにそれらの全体が第
２電源アルミニウム線Ｌ２によって被覆されている。こ
の例によれば、キャパシタンスをより一層大きく設定で
きる。
【００１９】以上、好ましい幾つかの実施例をあげて本
発明を説明したが、本発明はその実施例に限定されるも
のではなく、請求の範囲に記載した技術的範囲内で種々
に改変できる。
発明を説明したが、本発明はその実施例に限定されるも
のではなく、請求の範囲に記載した技術的範囲内で種々
に改変できる。
【００２０】例えば、本発明に係るＣＭＯＳインバータ
を備えた集積回路は、ＬＣＤのための駆動用に限られ
ず、コンピュータのＣＰＵ、Ａ／Ｄコンバータ、その他
種々の出力システムに適用できる。
を備えた集積回路は、ＬＣＤのための駆動用に限られ
ず、コンピュータのＣＰＵ、Ａ／Ｄコンバータ、その他
種々の出力システムに適用できる。
【００２１】
【発明の効果】本発明によれば、第１電源ラインと第２
電源ラインとの間に形成されるコンデンサの働きによ
り、ＣＭＯＳインバータに貫通電流が流れたときに電源
ラインに発生するノイズを低減でき、しかも、ＬＣＤ等
といった駆動対象物の全体としての応答を遅らせること
がない。
電源ラインとの間に形成されるコンデンサの働きによ
り、ＣＭＯＳインバータに貫通電流が流れたときに電源
ラインに発生するノイズを低減でき、しかも、ＬＣＤ等
といった駆動対象物の全体としての応答を遅らせること
がない。
【００２２】請求項２及び請求項３記載の集積回路によ
れば、第１電源ラインと第２電源ラインとの間に形成さ
れるコンデンサのキャパシタンスをより大きく設定でき
る。
れば、第１電源ラインと第２電源ラインとの間に形成さ
れるコンデンサのキャパシタンスをより大きく設定でき
る。
【００２３】
【図１】本発明に係るＣＭＯＳインバータを備えた集積
回路の一実施例を示すブロック図である。
回路の一実施例を示すブロック図である。
【図２】ＣＭＯＳインバータの一例を示す回路図であ
る。
る。
【図３】図１におけるＩＩＩ−ＩＩＩ線に従って電源ラ
インの断面構造を示す断面図である。
インの断面構造を示す断面図である。
【図４】本発明に係るＣＭＯＳインバータを備えた集積
回路の他の実施例の要部を示す断面図である。
回路の他の実施例の要部を示す断面図である。
【図５】本発明に係るＣＭＯＳインバータを備えた集積
回路のさらに他の実施例の要部を示す断面図である。
回路のさらに他の実施例の要部を示す断面図である。
【図６】本発明に係るＣＭＯＳインバータを備えた集積
回路を駆動用電源として用いる液晶ディスプレイ（ＬＣ
Ｄ）を示す平面図である。
回路を駆動用電源として用いる液晶ディスプレイ（ＬＣ
Ｄ）を示す平面図である。
６ シリコンウェーハ ７ ＣＭＯＳインバータ ＶDD 第１電源 ＶSS 第２電源 Ｌ１ 第１電源アルミニウム線 Ｌ２ 第２電源アルミニウム線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 Ｈ０３Ｋ 17/16 Ｌ 9184−5Ｊ 19/003 Ｚ 19/0948 8321−5Ｊ Ｈ０３Ｋ 19/094 Ｂ
Claims (3)
- 【請求項１】 第１電源ラインに接続されるＰＭＯＳト
ランジスタと、第２電源ラインに接続されるＮＭＯＳト
ランジスタとを有するＣＭＯＳインバータを複数個備え
た集積回路において、 第１電源ラインと第２電源ラインとを互いに平行に引き
回したことを特徴とするＣＭＯＳインバータを備えた集
積回路。 - 【請求項２】 第２電源ラインの両側に第１電源ライン
を平行に配置したことを特徴とする請求項１記載のＣＭ
ＯＳインバータを備えた集積回路。 - 【請求項３】 第１電源ラインのまわりを絶縁層を挟ん
で第２電源ラインで被覆したことを特徴とする請求項１
記載のＣＭＯＳインバータを備えた集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239004A JPH0774322A (ja) | 1993-08-31 | 1993-08-31 | Ｃｍｏｓインバータを備えた集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239004A JPH0774322A (ja) | 1993-08-31 | 1993-08-31 | Ｃｍｏｓインバータを備えた集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774322A true JPH0774322A (ja) | 1995-03-17 |
Family
ID=17038469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5239004A Pending JPH0774322A (ja) | 1993-08-31 | 1993-08-31 | Ｃｍｏｓインバータを備えた集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774322A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870250B2 (en) * | 2002-05-22 | 2005-03-22 | Via Technologies, Inc. | Chip package structure having π filter |
| JP2006011310A (ja) * | 2004-06-29 | 2006-01-12 | Optrex Corp | 液晶表示装置の駆動装置 |
| US7375722B2 (en) | 1999-11-09 | 2008-05-20 | Matsushita Electric Industrial Co., Ltd. | Driving circuit and display device |
| JP2009283792A (ja) * | 2008-05-23 | 2009-12-03 | Mitsumi Electric Co Ltd | 半導体装置及び半導体集積回路装置 |
| JP2011029614A (ja) * | 2009-06-29 | 2011-02-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9707746B2 (en) | 2008-01-19 | 2017-07-18 | Entrotech, Inc. | Protected graphics and related methods |
| US10035932B2 (en) | 2007-09-25 | 2018-07-31 | Aero Advanced Paint Technology, Inc. | Paint replacement films, composites therefrom, and related methods |
| US10265932B2 (en) | 2005-10-21 | 2019-04-23 | Entrotech, Inc. | Protective sheets, articles, and methods |
| US11827823B2 (en) | 2016-09-20 | 2023-11-28 | Ppg Advanced Surface Technologies, Llc | Paint film appliques with reduced defects, articles, and methods |
-
1993
- 1993-08-31 JP JP5239004A patent/JPH0774322A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375722B2 (en) | 1999-11-09 | 2008-05-20 | Matsushita Electric Industrial Co., Ltd. | Driving circuit and display device |
| US6870250B2 (en) * | 2002-05-22 | 2005-03-22 | Via Technologies, Inc. | Chip package structure having π filter |
| JP2006011310A (ja) * | 2004-06-29 | 2006-01-12 | Optrex Corp | 液晶表示装置の駆動装置 |
| JP4553643B2 (ja) * | 2004-06-29 | 2010-09-29 | オプトレックス株式会社 | 液晶表示装置の駆動装置 |
| US10265932B2 (en) | 2005-10-21 | 2019-04-23 | Entrotech, Inc. | Protective sheets, articles, and methods |
| US10035932B2 (en) | 2007-09-25 | 2018-07-31 | Aero Advanced Paint Technology, Inc. | Paint replacement films, composites therefrom, and related methods |
| US10981371B2 (en) | 2008-01-19 | 2021-04-20 | Entrotech, Inc. | Protected graphics and related methods |
| US12076969B2 (en) | 2008-01-19 | 2024-09-03 | Ppg Advanced Surface Technologies, Llc | Protected graphics and related methods |
| US11577501B2 (en) | 2008-01-19 | 2023-02-14 | Entrotech, Inc. | Protected graphics and related methods |
| US9707746B2 (en) | 2008-01-19 | 2017-07-18 | Entrotech, Inc. | Protected graphics and related methods |
| JP2009283792A (ja) * | 2008-05-23 | 2009-12-03 | Mitsumi Electric Co Ltd | 半導体装置及び半導体集積回路装置 |
| US9230952B2 (en) | 2009-06-29 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011029614A (ja) * | 2009-06-29 | 2011-02-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US11827823B2 (en) | 2016-09-20 | 2023-11-28 | Ppg Advanced Surface Technologies, Llc | Paint film appliques with reduced defects, articles, and methods |
| US11884849B2 (en) | 2016-09-20 | 2024-01-30 | Ppg Advanced Surface Technologies, Llc | Paint film appliques with reduced defects, articles, and methods |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0774322A (ja) | Ｃｍｏｓインバータを備えた集積回路 | |
| JP3407975B2 (ja) | 薄膜半導体集積回路 | |
| JPH0212027B2 (ja) | ||
| JPH09107070A (ja) | 半導体集積回路装置 | |
| JPH0830799B2 (ja) | 液晶表示装置 | |
| JP2966183B2 (ja) | 半導体装置 | |
| JPS63292647A (ja) | 半導体集積回路装置 | |
| JP4285792B2 (ja) | 半導体集積回路装置における静電破壊保護回路 | |
| JPH0410225B2 (ja) | ||
| JPH10326868A (ja) | 半導体装置 | |
| JPH06163700A (ja) | 集積回路装置 | |
| JP3175678B2 (ja) | 半導体集積回路装置 | |
| JPS62249523A (ja) | 半導体集積論理回路 | |
| JPS6390842A (ja) | 半導体集積回路 | |
| JPH08316323A (ja) | 電源配線の形成方法及びそれを用いた回路装置 | |
| JPH05167000A (ja) | 半導体装置用パッケージのリード配線 | |
| JP2704065B2 (ja) | 半導体集積回路 | |
| JPH0541091A (ja) | 半導体集積回路 | |
| JPH1187606A (ja) | 静電保護回路およびこれを備えた半導体集積回路装置 | |
| JPH0110936Y2 (ja) | ||
| JPS63250911A (ja) | 半導体集積回路装置 | |
| JPH067440B2 (ja) | 薄膜シフトレジスタ回路 | |
| JP3052374B2 (ja) | Ｃｍｏｓ集積回路のレイアウト方法 | |
| JPH04262567A (ja) | 半導体装置 | |
| JPH0553075B2 (ja) |