JP2966183B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、ＭＯＳトランジスタを有する半導体装置に
関する。
り詳しくは、ＭＯＳトランジスタを有する半導体装置に
関する。
【０００２】
【従来の技術】半導体装置は、市場からの大容量・高速
化・低消費電力等が要求されている。テクノロジードラ
イバーとなっているＤＲＡＭを例にとると、１６Ｍbit
から６４Ｍbit という大容量へ開発が進行中である。こ
の６４Ｍbit における技術動向は、電源電圧が３．３Ｖ
になるという見方が一般的であり、この電源電圧３．３
Ｖは５Ｖと比較して高速化・低消費電力化等に有利であ
る。
化・低消費電力等が要求されている。テクノロジードラ
イバーとなっているＤＲＡＭを例にとると、１６Ｍbit
から６４Ｍbit という大容量へ開発が進行中である。こ
の６４Ｍbit における技術動向は、電源電圧が３．３Ｖ
になるという見方が一般的であり、この電源電圧３．３
Ｖは５Ｖと比較して高速化・低消費電力化等に有利であ
る。
【０００３】ところが、電源電圧の切換えの時期は明確
でないのが現状で、開発側としてはその流れに注意を払
わなければならない。これは５Ｖから３．３Ｖへの変化
というだけではなく、今後もその大きさを変えることは
起こりうることである。
でないのが現状で、開発側としてはその流れに注意を払
わなければならない。これは５Ｖから３．３Ｖへの変化
というだけではなく、今後もその大きさを変えることは
起こりうることである。
【０００４】例えばＤＲＡＭにおいては転送トランジス
タに電源電圧が印加されるために、その電圧に耐えられ
るゲート絶縁膜の厚さが必要となる。つまり、電源電圧
が大きくなるほどゲート絶縁膜を厚くしなければならな
い。
タに電源電圧が印加されるために、その電圧に耐えられ
るゲート絶縁膜の厚さが必要となる。つまり、電源電圧
が大きくなるほどゲート絶縁膜を厚くしなければならな
い。
【０００５】また、トランジスタにかかる電圧が違って
くると、それに合わせてトランジスタのディメンジョン
ひいては設計ルールを決定する必要があり、これは当然
チップサイズにも影響がでてくる。
くると、それに合わせてトランジスタのディメンジョン
ひいては設計ルールを決定する必要があり、これは当然
チップサイズにも影響がでてくる。
【０００６】
【発明が解決しようとする課題】しかし、開発時に５Ｖ
と３．３Ｖの両電源に対応させるためには、例えば図６
(a) (b) に示すような２通りのデバイスＤ1,Ｄ2 の開発
を並行に進めなければならない、といった膨大に手間の
かかる設計作業・プロセス作業を強いられるといった問
題が生じる。
と３．３Ｖの両電源に対応させるためには、例えば図６
(a) (b) に示すような２通りのデバイスＤ1,Ｄ2 の開発
を並行に進めなければならない、といった膨大に手間の
かかる設計作業・プロセス作業を強いられるといった問
題が生じる。
【０００７】本発明はこのような問題に鑑みてなされた
ものであって、電源電圧の変化にも対応でき、しかも、
設計・プロセスの作業を軽減できる半導体装置を提供す
ることを目的とする。
ものであって、電源電圧の変化にも対応でき、しかも、
設計・プロセスの作業を軽減できる半導体装置を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】上記した課題は、図１に
例示するように、入力端子又は出力端子に、印加電圧が
異なるワイヤボンディングパッド2,3,5,6,7,8 が複数並
列に接続され、前記入力端子側の前記ワイヤボンディン
グパッド2,3,5 の各々の少なくとも一部と内部回路１と
の間には降圧能力の異なる降圧回路9,10が形成されると
ともに、前記出力端子側の前記ワイヤボンディングパッ
ド6,7,8 の各々の少なくとも一部と内部回路１との間に
は昇圧能力の異なる昇圧回路11,12 が設けられているこ
とを特徴とする半導体装置によって達成する。
例示するように、入力端子又は出力端子に、印加電圧が
異なるワイヤボンディングパッド2,3,5,6,7,8 が複数並
列に接続され、前記入力端子側の前記ワイヤボンディン
グパッド2,3,5 の各々の少なくとも一部と内部回路１と
の間には降圧能力の異なる降圧回路9,10が形成されると
ともに、前記出力端子側の前記ワイヤボンディングパッ
ド6,7,8 の各々の少なくとも一部と内部回路１との間に
は昇圧能力の異なる昇圧回路11,12 が設けられているこ
とを特徴とする半導体装置によって達成する。
【０００９】または、図４，５に例示するように、前記
降圧回路9,10又は前記昇圧回路11,12 がＭＯＳトランジ
スタにより形成されるとともに、該ＭＯＳトランジスタ
のゲート絶縁膜は、前記内部回路１におけるＭＯＳトラ
ンジスタのゲート絶縁膜よりも厚く形成されていること
を特徴とする半導体装置により達成する。
降圧回路9,10又は前記昇圧回路11,12 がＭＯＳトランジ
スタにより形成されるとともに、該ＭＯＳトランジスタ
のゲート絶縁膜は、前記内部回路１におけるＭＯＳトラ
ンジスタのゲート絶縁膜よりも厚く形成されていること
を特徴とする半導体装置により達成する。
【００１０】
【作 用】本発明によれば、印加電圧の異なる入力パッ
ド2,3,5 と出力パッド6,7,8 を複数並列に形成するとと
もに、少なくとも一部の入力バッド3,5 と内部回路１の
間に降圧回路9,10を設けまた、少なくとも一部の出力パ
ッド3,5 と内部回路6,7,8の間に昇圧回路11,12 を形成
するようにしている。
ド2,3,5 と出力パッド6,7,8 を複数並列に形成するとと
もに、少なくとも一部の入力バッド3,5 と内部回路１の
間に降圧回路9,10を設けまた、少なくとも一部の出力パ
ッド3,5 と内部回路6,7,8の間に昇圧回路11,12 を形成
するようにしている。
【００１１】このため、外部の電源電圧に応じた入力パ
ッド2,3,5 、出力パッド6,7,8 を選択してワイヤボンデ
ィングを行えば、電源電圧の変化にも対応でき、しか
も、設計・プロセスの作業も軽減される。
ッド2,3,5 、出力パッド6,7,8 を選択してワイヤボンデ
ィングを行えば、電源電圧の変化にも対応でき、しか
も、設計・プロセスの作業も軽減される。
【００１２】例えば、図１に示すように、仮に、内部回
路１のトランジスタが1.５Ｖで動作し、しかも使用電源
電圧のバリエーションが５Ｖ、３．３Ｖ、1.５Ｖとなっ
ている場合、５Ｖ入出力電源電圧用パッド５, ８には1.
５Ｖまで降圧及び昇圧できる回路10, 12を形成し、３Ｖ
入出力電源電圧用パッド３，７にも1.５Ｖまで降圧及び
昇圧できる回路11, 12が設けられている。
路１のトランジスタが1.５Ｖで動作し、しかも使用電源
電圧のバリエーションが５Ｖ、３．３Ｖ、1.５Ｖとなっ
ている場合、５Ｖ入出力電源電圧用パッド５, ８には1.
５Ｖまで降圧及び昇圧できる回路10, 12を形成し、３Ｖ
入出力電源電圧用パッド３，７にも1.５Ｖまで降圧及び
昇圧できる回路11, 12が設けられている。
【００１３】なお、1.５Ｖ入出力電源電圧用パッド２，
６には、降圧及び昇圧回路は設けられていない。内部ト
ランジスタが１．５Ｖで動作するからである。この構成
によれば、５Ｖと３Ｖ電源で用いる降圧、昇圧回路９〜
12において、各々の電源電圧がかかるＭＯＳトランジス
タのゲート絶縁膜の膜厚は５Ｖの電源電圧に耐え得るよ
うな膜厚に設定する。
６には、降圧及び昇圧回路は設けられていない。内部ト
ランジスタが１．５Ｖで動作するからである。この構成
によれば、５Ｖと３Ｖ電源で用いる降圧、昇圧回路９〜
12において、各々の電源電圧がかかるＭＯＳトランジス
タのゲート絶縁膜の膜厚は５Ｖの電源電圧に耐え得るよ
うな膜厚に設定する。
【００１４】このように、半導体装置を作成しておけ
ば、ボンディングオプションにて３種の電源電圧のどれ
にでも対応が可能になる。しかも、使用する電源電圧の
選択肢が２種以上存在する場合、プロセス設計と回路設
計は一番低い電源電圧の使用のみを考えて設計すればよ
く、開発のスループットが向上する。
ば、ボンディングオプションにて３種の電源電圧のどれ
にでも対応が可能になる。しかも、使用する電源電圧の
選択肢が２種以上存在する場合、プロセス設計と回路設
計は一番低い電源電圧の使用のみを考えて設計すればよ
く、開発のスループットが向上する。
【００１５】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１〜５は、本発明の一実施例を示す回
路構成図である。
いて説明する。図１〜５は、本発明の一実施例を示す回
路構成図である。
【００１６】図１において符号１は、例えばＤＲＡＭを
構成するメイン内部回路で、このメイン内部回路１は、
電圧1.５Ｖに対応させた構造の素子を有し、例えばＤＲ
ＡＭセルの転送トランジスタのゲート絶縁膜が閾値電圧
1.５Ｖで動作するような膜厚となっている。そして、メ
イン内部回路１の入力側にある電源配線端や各信号配線
端には、それぞれ1.５Ｖ用パッド２と、３．３Ｖ用パッ
ド３と、５Ｖ用パッド５が分岐して接続され、これらの
パッド２，３，５を介して外部から電源、信号を入力す
るように構成されている。
構成するメイン内部回路で、このメイン内部回路１は、
電圧1.５Ｖに対応させた構造の素子を有し、例えばＤＲ
ＡＭセルの転送トランジスタのゲート絶縁膜が閾値電圧
1.５Ｖで動作するような膜厚となっている。そして、メ
イン内部回路１の入力側にある電源配線端や各信号配線
端には、それぞれ1.５Ｖ用パッド２と、３．３Ｖ用パッ
ド３と、５Ｖ用パッド５が分岐して接続され、これらの
パッド２，３，５を介して外部から電源、信号を入力す
るように構成されている。
【００１７】一方、メイン内部回路１の出力側の各信号
配線端には、それぞれ1.５Ｖ用パッド６と、３．３Ｖ用
パッド７と、5 Ｖ用パッド８が分岐して接続され、これ
らのパッド６〜８を介して信号を外部に出力するように
構成されている。
配線端には、それぞれ1.５Ｖ用パッド６と、３．３Ｖ用
パッド７と、5 Ｖ用パッド８が分岐して接続され、これ
らのパッド６〜８を介して信号を外部に出力するように
構成されている。
【００１８】なお、図においては、１組のパッド２，
３，５を代表して描いているのであって、各配線端にも
同様なパッドが形成される。また、上記した入力側の
３．３Ｖ用パッド３とメイン内部回路１の間には３．３
Ｖ用内部降圧回路９が形成され、また、５Ｖ用パッド５
とメイン内部回路１の間には５Ｖ用内部降圧回路１０が
設けられている。一方、出力側の３．３Ｖ用パッド７と
メイン内部回路１との間には３．３Ｖ用内部昇圧回路１
１が形成され、また、５Ｖ用パッド８とメイン内部回路
１の間には５Ｖ用内部昇圧回路１２が設けられている。
３，５を代表して描いているのであって、各配線端にも
同様なパッドが形成される。また、上記した入力側の
３．３Ｖ用パッド３とメイン内部回路１の間には３．３
Ｖ用内部降圧回路９が形成され、また、５Ｖ用パッド５
とメイン内部回路１の間には５Ｖ用内部降圧回路１０が
設けられている。一方、出力側の３．３Ｖ用パッド７と
メイン内部回路１との間には３．３Ｖ用内部昇圧回路１
１が形成され、また、５Ｖ用パッド８とメイン内部回路
１の間には５Ｖ用内部昇圧回路１２が設けられている。
【００１９】次に、上記した降圧回路の一例を図２に基
づいて説明する。図２(a) において、３．３Ｖ用内部降
圧回路９は、例えば閾値電圧1.８ＶのＮＭＯＳトランジ
スタのドレインとゲートを短絡した素子９ａからなり、
この素子９ａにより電圧を1.８Ｖ低下させて、1.５Ｖの
電源或いは信号をメイン内部回路１に入力させるもので
ある。
づいて説明する。図２(a) において、３．３Ｖ用内部降
圧回路９は、例えば閾値電圧1.８ＶのＮＭＯＳトランジ
スタのドレインとゲートを短絡した素子９ａからなり、
この素子９ａにより電圧を1.８Ｖ低下させて、1.５Ｖの
電源或いは信号をメイン内部回路１に入力させるもので
ある。
【００２０】また、５Ｖ用内部降圧回路１０は、例えば
閾値電圧1.７５ＶのＮＭＯＳトランジスタのドレインと
ゲートを短絡した素子１０ａ，１０ｂを２個直列に接続
し、各素子１０ａ，１０ｂにより電圧を1 . ７５Ｖずつ
低下させ、これらにより1.５Ｖの電源或いは信号をメイ
ン内部回路１に入力するものである。
閾値電圧1.７５ＶのＮＭＯＳトランジスタのドレインと
ゲートを短絡した素子１０ａ，１０ｂを２個直列に接続
し、各素子１０ａ，１０ｂにより電圧を1 . ７５Ｖずつ
低下させ、これらにより1.５Ｖの電源或いは信号をメイ
ン内部回路１に入力するものである。
【００２１】ところで、降圧回路９，１０をシリコン基
板に形成した場合の平面は例えば図２(b) に示すように
なり、シリコン基板２０では表面が絶縁膜２１に囲まれ
た複数の活性領域X1,X2,X3にはゲート電極g1,g2,g3が形
成され、それらの両側にはソース層s1,s2,s3、ドレイン
層d1,d2,d3が形成され、これらによりＭＯＳトランジス
タT1,T2,T3が構成される。
板に形成した場合の平面は例えば図２(b) に示すように
なり、シリコン基板２０では表面が絶縁膜２１に囲まれ
た複数の活性領域X1,X2,X3にはゲート電極g1,g2,g3が形
成され、それらの両側にはソース層s1,s2,s3、ドレイン
層d1,d2,d3が形成され、これらによりＭＯＳトランジス
タT1,T2,T3が構成される。
【００２２】そして、ゲート電極g1,g2,g3とこれに隣接
する各ソース層s1,s2,s3は、ＭＯＳトランジスタを覆う
層間絶縁膜（不図示）に形成されたコンタクトホールCH
1 〜CH9 を通して配線L11,L12,L21 により短絡され、こ
れにより素子９ａ，１０ａ，１０ｂが構成される。
する各ソース層s1,s2,s3は、ＭＯＳトランジスタを覆う
層間絶縁膜（不図示）に形成されたコンタクトホールCH
1 〜CH9 を通して配線L11,L12,L21 により短絡され、こ
れにより素子９ａ，１０ａ，１０ｂが構成される。
【００２３】また、５Ｖ用内部降圧回路１０では、配線
L12 を介して２個の素子１０ａ，１０ｂが接続され、し
かも、配線L10,L11 を介してメイン内部回路１と５Ｖ用
パッド５に接続されている。さらに、３．３Ｖ用内部降
圧回路９を構成する素子９ａは、配線L20,L21 により
３．３Ｖ用パッド３とメイン内部回路１に接続されてい
る。
L12 を介して２個の素子１０ａ，１０ｂが接続され、し
かも、配線L10,L11 を介してメイン内部回路１と５Ｖ用
パッド５に接続されている。さらに、３．３Ｖ用内部降
圧回路９を構成する素子９ａは、配線L20,L21 により
３．３Ｖ用パッド３とメイン内部回路１に接続されてい
る。
【００２４】なお、1.５Ｖ用パッド２とメイン内部回路
１の間には降圧回路は存在せず、1.５Ｖ用パッド２とメ
イン内部回路１は配線L0により直に接続されている。次
に、降圧回路１１，１２の一例を図３に基づいて説明す
る。
１の間には降圧回路は存在せず、1.５Ｖ用パッド２とメ
イン内部回路１は配線L0により直に接続されている。次
に、降圧回路１１，１２の一例を図３に基づいて説明す
る。
【００２５】昇圧回路は、図３(a) に例示するように、
デプレッション型の負荷ＮＭＯＳトランジスタt11,t
12(t13,t14)のゲートとソースとを短絡し、そのソース
にエンハンスメント型の駆動ＮＭＯＳトランジスタt21,
t22(t23,t24)のドレインを接続してなるバッファ31a,31
b(32a,32b)を２段接続して構成されている。この場合、
駆動ＮＭＯＳトランジスタt21,t22(t23,t24)のゲートを
入力端、そのドレインを出力端とする。
デプレッション型の負荷ＮＭＯＳトランジスタt11,t
12(t13,t14)のゲートとソースとを短絡し、そのソース
にエンハンスメント型の駆動ＮＭＯＳトランジスタt21,
t22(t23,t24)のドレインを接続してなるバッファ31a,31
b(32a,32b)を２段接続して構成されている。この場合、
駆動ＮＭＯＳトランジスタt21,t22(t23,t24)のゲートを
入力端、そのドレインを出力端とする。
【００２６】そして、負荷ＮＭＯＳトランジスタt11,t
12(t13,t14)のソースには入力側に接続される電源電圧
（３．３Ｖ或いは５Ｖ）が印加され、また、駆動ＮＭＯ
Ｓトランジスタt21,t22(t23,t24)のソースにはそれより
も低い接地電圧が印加される。
12(t13,t14)のソースには入力側に接続される電源電圧
（３．３Ｖ或いは５Ｖ）が印加され、また、駆動ＮＭＯ
Ｓトランジスタt21,t22(t23,t24)のソースにはそれより
も低い接地電圧が印加される。
【００２７】上記した３．３Ｖ用内部昇圧回路１１にお
いては、前段のバッファ31a の駆動ＮＭＯＳトランジス
タt21 の閾値電圧が1.５Ｖであって、その入力端がメイ
ン内部回路１に接続され、また、後段バッファ31b の駆
動ＮＭＯＳトランジスタt22の閾値電圧が３Ｖであっ
て、その出力端は３．３Ｖ用パッド７に接続される。
いては、前段のバッファ31a の駆動ＮＭＯＳトランジス
タt21 の閾値電圧が1.５Ｖであって、その入力端がメイ
ン内部回路１に接続され、また、後段バッファ31b の駆
動ＮＭＯＳトランジスタt22の閾値電圧が３Ｖであっ
て、その出力端は３．３Ｖ用パッド７に接続される。
【００２８】これによれば、前段のバッファ31a に電圧
1.５Ｖが入力すると、後段のバッファ31b のＮＭＯＳト
ランジスタt22 がＯＦＦしてその出力の高レベル電圧は
３．３Ｖとなり、３．３Ｖ用出力パッド７に出力される
ことになる。
1.５Ｖが入力すると、後段のバッファ31b のＮＭＯＳト
ランジスタt22 がＯＦＦしてその出力の高レベル電圧は
３．３Ｖとなり、３．３Ｖ用出力パッド７に出力される
ことになる。
【００２９】他方、５Ｖ用内部昇圧回路１２は、３．３
Ｖ用内部昇圧回路１１と同様にバッファ32a, 32bを２段
接続して構成されるもので、各バッファ32a, 32bの負荷
ＮＭＯＳトランジスタt13, t14のドレインに５Ｖの電圧
を印加して、後段バッファ32b の出力の高レベル電圧が
５Ｖとなるように構成されている。
Ｖ用内部昇圧回路１１と同様にバッファ32a, 32bを２段
接続して構成されるもので、各バッファ32a, 32bの負荷
ＮＭＯＳトランジスタt13, t14のドレインに５Ｖの電圧
を印加して、後段バッファ32b の出力の高レベル電圧が
５Ｖとなるように構成されている。
【００３０】次に、上記した実施例の作用について説明
する。上記した実施例において、メイン内部回路１の入
出力端には、印加電圧の異なる複数のパッド２〜８を並
列に接続しているが、アセンブリ工程におけるワイヤボ
ンディングの際には、入力電圧、出力電圧に対応したパ
ッド２〜８にボンディングを行えばよい。
する。上記した実施例において、メイン内部回路１の入
出力端には、印加電圧の異なる複数のパッド２〜８を並
列に接続しているが、アセンブリ工程におけるワイヤボ
ンディングの際には、入力電圧、出力電圧に対応したパ
ッド２〜８にボンディングを行えばよい。
【００３１】この場合、１．５Ｖ以外の入出力側のパッ
ド３，５、７，８とメイン内部回路１の間には降圧回路
９，１０、昇圧回路１１，１２を介在させているので、
電源電圧が変更される毎にメイン内部回路１を変える必
要はなくなり、設計変更が不要となる。
ド３，５、７，８とメイン内部回路１の間には降圧回路
９，１０、昇圧回路１１，１２を介在させているので、
電源電圧が変更される毎にメイン内部回路１を変える必
要はなくなり、設計変更が不要となる。
【００３２】ところで、降圧回路９，１０、昇圧回路１
１，１２の中のＭＯＳトランジスタの閾値は、メイン内
部回路内のＭＯＳトランジスタの閾値と相違するものが
多く、ゲート絶縁膜を厚くしたり薄くしたりする必要が
生じる。例えば、５Ｖ用内部降圧回路１０や５Ｖ用内部
昇圧回路１２では、５Ｖ動作に対応したゲート絶縁膜の
膜厚とする。
１，１２の中のＭＯＳトランジスタの閾値は、メイン内
部回路内のＭＯＳトランジスタの閾値と相違するものが
多く、ゲート絶縁膜を厚くしたり薄くしたりする必要が
生じる。例えば、５Ｖ用内部降圧回路１０や５Ｖ用内部
昇圧回路１２では、５Ｖ動作に対応したゲート絶縁膜の
膜厚とする。
【００３３】そこで次に、ゲート絶縁膜の膜厚が異なる
複数のＭＯＳトランジスタの形成工程を説明する。ま
ず、図４(a) に示すように、ｐ型シリコン基板２０の表
面を選択酸化法により酸化してSiO2よりなる絶縁膜２１
を約５０００Åの厚さに形成し、これにより複数の活性
領域X1、Xnを囲む。ここで、第１の活性領域X1には上記
した５Ｖ用内部昇圧回路１０のＮＭＯＳトランジスタT1
を形成し、その閾値を1.７５Ｖとする一方、メイン内部
回路１のＮＭＯＳトランジスタ（不図示）の閾値を1.５
Ｖとしてこれを第２の活性領域Xnに形成する。
複数のＭＯＳトランジスタの形成工程を説明する。ま
ず、図４(a) に示すように、ｐ型シリコン基板２０の表
面を選択酸化法により酸化してSiO2よりなる絶縁膜２１
を約５０００Åの厚さに形成し、これにより複数の活性
領域X1、Xnを囲む。ここで、第１の活性領域X1には上記
した５Ｖ用内部昇圧回路１０のＮＭＯＳトランジスタT1
を形成し、その閾値を1.７５Ｖとする一方、メイン内部
回路１のＮＭＯＳトランジスタ（不図示）の閾値を1.５
Ｖとしてこれを第２の活性領域Xnに形成する。
【００３４】次に、図４(b) に示すように、シリコン基
板２０の活性領域X1、Xnを熱酸化してその表面に膜厚５
０Å程度のSiO2膜２２を形成した後に、硼素をイオン注
入し、閾値電圧調整を行う。
板２０の活性領域X1、Xnを熱酸化してその表面に膜厚５
０Å程度のSiO2膜２２を形成した後に、硼素をイオン注
入し、閾値電圧調整を行う。
【００３５】この後に、図４(c) に示すように、少なく
とも第１の活性領域X1をレジストマスク２３によって覆
い、第２の活性領域Xnの表面のSiO2膜２２を弗酸により
除去する。
とも第１の活性領域X1をレジストマスク２３によって覆
い、第２の活性領域Xnの表面のSiO2膜２２を弗酸により
除去する。
【００３６】ついで、レジストマスク２３を除去した後
に、再び活性領域X1、Xnを熱酸化することにより、図４
(d) に示すように、レジストマスク２３により覆われて
いた第１の活性領域X1の表面のSiO2膜２２を１５０Åの
厚さに増加するとともに、第２の活性領域Xnの表面に膜
厚１００ÅのSiO2膜２４を形成する。
に、再び活性領域X1、Xnを熱酸化することにより、図４
(d) に示すように、レジストマスク２３により覆われて
いた第１の活性領域X1の表面のSiO2膜２２を１５０Åの
厚さに増加するとともに、第２の活性領域Xnの表面に膜
厚１００ÅのSiO2膜２４を形成する。
【００３７】次に、全体に膜厚１０００Å程度の多結晶
シリコン膜を形成し、これをフォトリソグラフィー法に
よりパターニングし、活性領域X1、Xnの中央を通るゲー
ト電極g1,gn を形成した後に、ゲート電極g1,gn をマス
クにしてシリコン基板２０にドーズ量１×１０15atom／
cm2 の条件で砒素をイオン注入してその両側にｎ型のソ
ース層s1,sn とドレイン層d1,dn を形成する（図４
(e))。
シリコン膜を形成し、これをフォトリソグラフィー法に
よりパターニングし、活性領域X1、Xnの中央を通るゲー
ト電極g1,gn を形成した後に、ゲート電極g1,gn をマス
クにしてシリコン基板２０にドーズ量１×１０15atom／
cm2 の条件で砒素をイオン注入してその両側にｎ型のソ
ース層s1,sn とドレイン層d1,dn を形成する（図４
(e))。
【００３８】つづいて、全体にPSG,SiO2等の層間絶縁膜
２５をＣＶＤ法により形成した後に（図５(f))、、第１
の活性領域X1のゲート電極g1、ソース層s1、ドレイン層
d1の上にコンタクトホールCH1 〜CH3 を形成するとも
に、第二の活性領域Xnのドレイン層dnの上にコンタクト
ホールCHn を形成する。
２５をＣＶＤ法により形成した後に（図５(f))、、第１
の活性領域X1のゲート電極g1、ソース層s1、ドレイン層
d1の上にコンタクトホールCH1 〜CH3 を形成するとも
に、第二の活性領域Xnのドレイン層dnの上にコンタクト
ホールCHn を形成する。
【００３９】次に、アルミニウム膜を形成し、これをフ
ォトリソグラフィー法によりパターニングして配線を形
成し、図２(b) に示すような配線Ｌ11, Ｌ12を形成し、
これにより降圧回路１０を形成するとともに、メイン内
部回路１内の配線を行い（図５(g))、その上をPSG/SiN
よりなるカバー膜２６で覆う（図５(h))。
ォトリソグラフィー法によりパターニングして配線を形
成し、図２(b) に示すような配線Ｌ11, Ｌ12を形成し、
これにより降圧回路１０を形成するとともに、メイン内
部回路１内の配線を行い（図５(g))、その上をPSG/SiN
よりなるカバー膜２６で覆う（図５(h))。
【００４０】この後に、アセンプリ工程に進むが、この
工程では、電源電圧に対応したパッド２〜８にワイヤを
ボンディングすればよい。なお、上記した実施例では、
メイン内部回路１内のＭＯＳトランジスタの閾値電圧を
１．５Ｖとして説明したが、それ以下であってもよく、
少なくとも使用電源電圧の種類の中で最も低い電圧にし
てもゲート絶縁膜の耐圧が保証される以上の膜厚として
もよい。
工程では、電源電圧に対応したパッド２〜８にワイヤを
ボンディングすればよい。なお、上記した実施例では、
メイン内部回路１内のＭＯＳトランジスタの閾値電圧を
１．５Ｖとして説明したが、それ以下であってもよく、
少なくとも使用電源電圧の種類の中で最も低い電圧にし
てもゲート絶縁膜の耐圧が保証される以上の膜厚として
もよい。
【００４１】この場合には、降圧後の電圧をその最も低
い電圧となり、また、昇圧回路の降圧前の電圧をその電
圧とすることになる。
い電圧となり、また、昇圧回路の降圧前の電圧をその電
圧とすることになる。
【００４２】
【発明の効果】以上述べたように本発明によれば、印加
電圧の異なる入力パッドと出力パッドを複数並列に形成
するとともに、少なくとも一部の入力バッドと内部回路
の間に降圧回路を設けまた、少なくとも一部の出力パッ
ドと内部回路の間に昇圧回路を形成するようにしたの
で、外部の電源電圧に応じた入力パッド、出力パッドを
選択してワイヤボンディングを行えば、電源電圧の変化
にも対応でき、しかも、設計・プロセスの作業を軽減す
ることができる。
電圧の異なる入力パッドと出力パッドを複数並列に形成
するとともに、少なくとも一部の入力バッドと内部回路
の間に降圧回路を設けまた、少なくとも一部の出力パッ
ドと内部回路の間に昇圧回路を形成するようにしたの
で、外部の電源電圧に応じた入力パッド、出力パッドを
選択してワイヤボンディングを行えば、電源電圧の変化
にも対応でき、しかも、設計・プロセスの作業を軽減す
ることができる。
【図１】本発明の一実施例を示す回路構成図である。
【図２】本発明の一実施例装置における昇圧回路の一例
を示す回路図、平面図である。
を示す回路図、平面図である。
【図３】本発明の一実施例装置における降圧回路の一例
を示す回路図である。
を示す回路図である。
【図４】本発明の一実施例装置におけるＭＯＳＦＥＴの
形成工程を示す断面図（その１）である。
形成工程を示す断面図（その１）である。
【図５】本発明の一実施例装置におけるＭＯＳＦＥＴの
形成工程を示す断面図（その２）である。
形成工程を示す断面図（その２）である。
【図６】従来装置の一例を示す構成図である。
１ メイン内部回路 ２ １．５用パッド ３ ３Ｖ用パッド ５ ５Ｖ用パッド ６ １．５用パッド ７ ３Ｖ用パッド ８ ５Ｖ用パッド ９ ３．３Ｖ用内部降圧回路 １０ ５Ｖ用内部降圧回路 １１ ３．３Ｖ用内部昇圧回路 １２ ５Ｖ用内部昇圧回路
Claims (2)
- 【請求項１】入力端子又は出力端子に、印加電圧が異な
るワイヤボンディングパッド（2,3,5,6,7,8)が複数並列
に接続され、 前記入力端子側の前記ワイヤボンディングパッド(2,3,
5) の各々の少なくとも一部と内部回路（１）との間に
は降圧能力の異なる降圧回路(9,10)が形成されるととも
に、 前記出力端子側の前記ワイヤボンディングパッド(6,7,
8) の各々の少なくとも一部と内部回路（１）との間に
は昇圧能力の異なる昇圧回路（11,12)が設けられている
ことを特徴とする半導体装置。 - 【請求項２】前記降圧回路(9,10)又は前記昇圧回路（1
1,12)がＭＯＳトランジスタにより形成されるととも
に、該ＭＯＳトランジスタのゲート絶縁膜は、前記内部
回路（１）におけるＭＯＳトランジスタのゲート絶縁膜
よりも厚く形成されていることを特徴とする請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054970A JP2966183B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054970A JP2966183B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259289A JPH05259289A (ja) | 1993-10-08 |
| JP2966183B2 true JP2966183B2 (ja) | 1999-10-25 |
Family
ID=12985519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054970A Expired - Fee Related JP2966183B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2966183B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242434A (ja) | 1997-02-26 | 1998-09-11 | Toshiba Corp | 半導体集積回路装置及びフラッシュｅｅｐｒｏｍ |
| WO1999026290A1 (fr) * | 1997-11-13 | 1999-05-27 | Seiko Epson Corporation | Semiconducteur integre, detecteur d'etat de fonctionnement, et materiel electronique |
| KR100351019B1 (ko) * | 1998-04-23 | 2002-08-30 | 마쯔시다덴기산교 가부시키가이샤 | 전원 공급 회로 및 반도체 칩 설계 방법 |
| JP2003115540A (ja) * | 2001-10-04 | 2003-04-18 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の製造方法 |
| JP5566568B2 (ja) * | 2007-03-27 | 2014-08-06 | ピーエスフォー ルクスコ エスエイアールエル | 電源電圧発生回路 |
| JP2009224817A (ja) * | 2009-07-08 | 2009-10-01 | Renesas Technology Corp | 半導体回路デバイス |
-
1992
- 1992-03-13 JP JP4054970A patent/JP2966183B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05259289A (ja) | 1993-10-08 |
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Legal Events
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