JPH07235616A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 多数の回路を内臓した半導体装置を小型化，
高機能化，低消費電力化し、かつその製造工程を簡略化
する。 【構成】 相異なる機能を有する複数の回路、例えば抵
抗素子，容量素子等を含むアナログ回路と、ＤＲＡＭと
を同一のシリコン基板１上に形成し、この複数の回路の
主要部を同時に形成された共通層で構成する。例えば、
容量素子の容量下部電極１３１と、ＤＲＡＭセルのスト
レージノード２０５とを、第３層ポリシリコン膜とアモ
ルファスシリコン膜との２層膜で構成し、この２層膜を
同時に堆積する。また、各部の容量絶縁膜１３２，２０
６を同時に堆積されたシリコン窒化膜で、容量上部電極
１３３，プレート電極２０７を同時に堆積されたポリシ
リコン膜でそれぞれ構成する。特に、ＤＲＡＭの製造プ
ロセスに他の回路の製造プロセスを適合させることで、
工程が円滑に行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチメディア機器や
携帯機器などのシステム全体の機能を１チップ化するい
わゆるシステム・オン・シリコンを実現させるための半
導体装置及び半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来より、半導体技術、コンピュータ技
術，映像技術，通信技術の高度な融合であるマルチメデ
ィア機器や携帯機器などのシステムは、各々異なる機能
を有する複数の回路から構成される。例えば、図９に示
すように、ＤＲＡＭ，ＭＰＵ，Ｉ／Ｏ回路，Ａ／Ｄ変換
回路，Ｄ／Ａ変換回路，ＳＣＦ（スイッチト・キャパシ
タ・フィルタ）回路，ＭＡＳＫ−ＲＯＭ，ｆ−ＥＥＰＲ
ＯＭ，Ｈigh Ｖoltage回路等である。そして、これらの
回路は、例えばディジタル回路（ＣＭＯＳ・バイポーラ
トランジスタ）、アナログ回路（バイポーラトランジス
タ）、メモリーなどそれぞれについて個別に製造プロセ
スが構築されており、一つの回路を製造するプロセスご
とに少なくとも１チップが必要であった。

【０００３】

【発明が解決しようとする課題】ところで、マルチメデ
ィア機器や携帯機器などの小型化，高機能化，低消費電
力化をめざし、これらを構成する半導体素子等の微細化
が進むに従ってディジタル回路とアナログ回路、論理回
路とメモリーを混載してシステムそのものを１チップ化
するシステム・オン・シリコンの実現への要求が高まっ
ているが、これらのＬＳＩ製造プロセスははじめから開
発するとなると、最適化するための開発工数が増え、大
きくコストがかかるという問題がある。

【０００４】また、回路の種類によっては、微細化が困
難な回路がある。図１０はこれらのＬＳＩの世代ごとの
アナログ／ディジタル部の占める面積を概念的に示した
ものである。アナログ回路部は微細加工技術のトレンド
には乗りにくく、世代が進めばますますチップ全体に対
する割合が増えていく。

【０００５】このように、アナログ回路部が微細化のト
レンドに乗りにくい理由として、次の点があげられる。

【０００６】（１）アナログ回路用ＭＩＳトランジスタ
の線形性の悪化 集積度を向上させるには、バイポーラトランジスタより
も電界効果型ＭＯＳトランジスタを多用することが好ま
しい。このＭＯＳトランジスタの線形性はパラメータλ
であらわされるが、この線形性を維持すべく、アナログ
回路ではλがある値を越えないように最小ゲートよりも
長いゲート長のトランジスタを使用している。トランジ
スタの微細化に伴いゲート長が小さくなると、ドレイン
飽和電流が増えて、相互コンダクタンス（ｇｍ）が大き
くなるが、ドレイン空乏層がチャネルに影響を与え、ド
レイン電圧を増加させるとドレイン飽和電流値が増加
し、線形性が悪化する。

【０００７】（２）容量素子の容量特性の悪化 容量絶縁膜の占有面積を低減しながら、必要な容量を維
持しようとすると、容量絶縁膜を薄膜化していく必要が
ある。例えばＤＲＡＭのキャパシタをアナログ回路の容
量として使用する場合、容量絶縁膜を薄膜化すると、少
しの厚みの変化や表面の凹凸が容量の変化となって現れ
るので、精度（絶対精度・比精度）が悪化し、特に容量
値の印加電圧依存性が大きくなってＳＣＦ（スイッチト
・キャパシタ・フィルタ）のようなアナログ回路に使用
できなくなる。

【０００８】本発明は斯かる点に鑑みてなされたもので
あり、その第１の目的は、機能の異なる複数の回路を共
通の半導体基板に搭載して、小型化，高機能化及び低消
費電力化を図った半導体装置を簡略化された工程により
得られるようにすることを目的とする。

【０００９】

【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明が講じた解決手段は、半導体装置
を、半導体基板上に形成された、ＤＲＡＭのゲート電
極、プレート電極又はストレージ電極よりなる第１の導
電層と、前記半導体基板上に形成された、ＭＯＳトラン
ジスタのゲート電極、バイポーラトランジスタのエミッ
タ電極、ＰＲＯＭのゲート電極、ＤＲＡＭの周辺回路以
外の回路に設けられた容量の下部電極若しくは上部電
極、抵抗又はインダクタよりなる第２の導電層とを備え
ており、前記第１の導電層と前記第２の導電層とは同一
工程により形成されている構成とするものである。

【００１０】請求項２の発明は、請求項１の構成に、前
記第２の導電層は、ＤＲＡＭの周辺回路以外の回路に設
けられた一の容量の下部電極であり、前記半導体基板上
に形成され、ＤＲＡＭの周辺回路以外の回路に設けられ
た他の容量の上部電極をさらに備え、前記一の容量の下
部電極と前記他の容量の上部電極とは共通の導電層より
なるという構成を付加するものである。

【００１１】請求項３の発明は、請求項１の構成に、前
記第２の導電層はＤＲＡＭの周辺回路以外の回路に設け
られた容量の下部電極であり、前記容量の下部電極は、
互いに分離して設けられた第１の下部電極と第２の下部
電極とからなり、前記容量の上部電極は、互いに分離し
て設けられた第１の上部電極と第２の上部電極とからな
り、前記第１の下部電極と前記第２の上部電極とは電気
的に接続されていると共に前記第２の下部電極と前記第
１の上部電極とは電気的に接続されているという構成を
付加するものである。

【００１２】請求項４の発明は、請求項１の構成に、前
記第２の導電層はＤＲＡＭの周辺回路以外の回路に設け
られた容量の上部電極であり、前記容量の上部電極は、
互いに分離して設けられた第１の上部電極と第２の上部
電極とからなり、前記容量の下部電極は、互いに分離し
て設けられた第１の下部電極と第２の下部電極とからな
り、前記第１の上部電極と前記第２の下部電極とは電気
的に接続されていると共に前記第２の上部電極と前記第
１の下部電極とは電気的に接続されているという構成を
付加するものである。

【００１３】請求項５の発明が講じた解決手段は、半導
体装置を、半導体基板上に形成された、異なる電源系を
持つ、ＬＳＩの入出力インターフェイス回路を構成する
トランジスタの第１のゲート絶縁膜と、前記半導体基板
上に形成された、ＤＲＡＭのゲート絶縁膜よりも厚い膜
厚を有する、前記ＤＲＡＭの周辺回路を構成するトラン
ジスタの第２のゲート絶縁膜とを備えており、前記第１
のゲート絶縁膜と前記第２のゲート絶縁膜とは同一工程
により形成されているという構成を付加するものであ
る。

【００１４】請求項６の発明が講じた解決手段は、ビッ
ト線、ゲート電極、プレート電極及びストレージ電極よ
りなるｎ個（ｎは３以上の整数）の導電層を有するＤＲ
ＡＭと、下部電極、容量絶縁膜及び上部電極を有する容
量とを備えた半導体装置の製造方法を対象とし、前記ｎ
個の導電層のうちの下から第（ｎ−１）番目の導電層を
形成すると同時に前記下部電極を形成する第１の工程
と、前記第（ｎ−１）番目の導電層の上に絶縁膜を形成
すると同時に前記下部電極の上に前記容量絶縁膜を形成
する第２の工程と、前記絶縁膜の上に前記ｎ個の導電層
のうちの下から第ｎ番目の導電層を形成すると同時に前
記容量絶縁膜の上に前記上部電極を形成する第３の工程
とを備えている構成とするものである。

【００１５】請求項７の発明が講じた解決手段は、抵抗
又はインダクタと、ビット線、ゲート電極、プレート電
極及びストレージ電極よりなるｎ個（ｎは３以上の整
数）の導電層を有するＤＲＡＭとを備えた半導体装置の
製造方法を対象とし、前記抵抗又はインダクタを形成す
ると同時に、前記ｎ個の導電層のうちの下から第（ｎ−
１）番目又は第ｎ番目の導電層を形成する工程を備えて
いる構成とするものである。

【００１６】

【作用】請求項１の構成により、ＤＲＡＭのゲート電
極、プレート電極又はストレージ電極よりなる第１の導
電層と、前記半導体基板上に形成された、ＭＯＳトラン
ジスタのゲート電極、バイポーラトランジスタのエミッ
タ電極、ＰＲＯＭのゲート電極、ＤＲＡＭの周辺回路以
外の回路に設けられた容量の下部電極若しくは上部電
極、抵抗又はインダクタよりなる第２の導電層とは同一
の工程により形成されている。

【００１７】請求項２の構成により、ＤＲＡＭの周辺回
路以外の回路に設けられた一の容量の下部電極と、ＤＲ
ＡＭの周辺回路以外の回路に設けられた他の容量の上部
電極は共通の導電層よりなるため、一の容量の下部電極
及び他の容量の上部電極に接続する配線の数を低減でき
る。

【００１８】請求項３又は４の構成により、容量の下部
電極は互いに分離して設けられた第１の下部電極と第２
の下部電極とからなり、容量の上部電極は互いに分離し
て設けられた第１の上部電極と第２の上部電極とからな
り、第１の下部電極と第２の上部電極とは電気的に接続
されていると共に第２の下部電極と第１の上部電極とは
電気的に接続されているため、容量の極性が互いに逆に
して並列に接続されている。

【００１９】請求項５の構成により、異なる電源系を持
つＬＳＩの入出力インターフェイス回路を構成するトラ
ンジスタのゲート絶縁膜と、ＤＲＡＭの周辺回路を構成
するトランジスタのゲート絶縁膜とは同一の工程により
形成される。

【００２０】請求項６の構成により、容量の下部電極を
ＤＲＡＭの最上層よりも１つ下の導電層と同時に形成す
ると共に、容量の上部電極をＤＲＡＭの最上層の導電層
と同時に形成するため、容量の下部及び上部の電極に対
する熱処理の回数が少なくなる。

【００２１】請求項７の構成により、抵抗又はインダク
タを、ＤＲＡＭの最上層又は最上層よりも１つ下の導電
層と同時に形成するため、抵抗又はインダクタに対する
熱処理の回数が少なくなる。

【００２２】

【実施例】以下、本発明の実施例について説明する。

【００２３】（実施例１）まず、実施例１について、図
１〜図２に基づき説明する。

【００２４】図１は、実施例１に係る半導体装置の構造
を示す断面図である。図１において、１はシリコン基
板、２は深いＮウェル、４はいずれもＰウェル、５はフ
ィールド酸化膜である。そして、上記シリコン基板１の
表面付近には、アナログ回路１００と、デジタル回路で
あるＤＲＡＭセル２００とが形成されている。ここで、
アナログ回路１００には、抵抗素子１１０と、ＮＭＯＳ
トランジスタ１２０と、容量素子１３０とが配設され、
その上方には、第１層間絶縁膜６、第１配線層７、第２
層間絶縁膜８、第２配線層９、第３層間絶縁膜１０、第
３配線層１１が順次設けられている。すなわち、上記ア
ナログ回路１００は、深いＮウェル２中のＰウェル４内
に形成され、ディジタル回路であるＤＲＡＭセル２００
のノイズからガードされている。

【００２５】上記抵抗素子１１０は、フィールド酸化膜
５上に堆積された第３層ポリシリコン膜（以下、poly−
Ｓi 膜という）及びアモルファスシリコン膜（以下、ａ
−Ｓi 膜という）からなる抵抗体１１１を備え、この抵
抗体１１１の２か所に、上記第１配線層７が第１層間絶
縁膜６を貫通してコンタクトしている。すなわち、２か
所のコンタクト間のａ−Ｓi 膜及び第３層poly−Ｓi 膜
による電気抵抗を利用して、抵抗素子１１０を形成して
いる。

【００２６】上記ＮＭＯＳトランジスタ１２０は、第１
層poly−Ｓi 膜からなるゲート電極１２１と、該ゲート
電極１２１の側壁のサイドウォール及び上面の保護膜と
して機能するシリコン酸化膜１２２と、シリコン基板内
でゲート電極１２１側方かつ絶縁膜６の下方となる領域
に低濃度のＮ型不純物をドープしてなる低濃度ソース，
ドレイン領域１２５と、さらにその外方に高濃度のＮ型
不純物をドープしてなる高濃度ソース，ドレイン領域１
２６とを備えている。そして、この高濃度ソース，ドレ
イン領域１２６に、上記第１配線層７が第１層間絶縁膜
６を貫通してコンタクトしている。すなわち、ゲート電
極１２１へのバイアスによってソース，ドレイン間のＮ
チャネルに流れる電流を制御するようにしている。その
際、第１層poly−Ｓi 膜の導電特性を利用して、ゲート
電極１２１を形成している。特に、この構造では、高濃
度ソース，ドレイン領域１２６がゲート電極１２１側壁
に残置されたサイドウォール端より離して形成され、い
わゆるＬＤＤ構造となっているので、ｇｍを大きく劣化
させることなく、ドレイン空乏層がチャネルに影響を与
えないようなトランジスタ構造となっている。

【００２７】上記容量素子１３０は、フィールド酸化膜
５上に堆積された第３層poly−Ｓi膜及びその上のａ−
Ｓi 膜からなる容量下部電極１３１と、容量下部電極１
３１上に堆積された酸化されたシリコン窒化膜（以下、
酸化Ｓi3Ｎ4 膜という）からなる容量絶縁膜１３２と、
該容量絶縁膜１３２上の容量上部電極１３３とを備えて
いる。すなわち、容量下部電極１３１と容量上部電極１
３３との間に挟まれる容量絶縁膜１３２の誘電特性を利
用して、容量素子１３０を構成するとともに、ａ−Ｓi
膜及び第３層poly−Ｓi 膜の導電特性を利用して容量下
部電極１３１を形成している。

【００２８】次に、上記ＤＲＡＭセル２００は、第１層
poly−Ｓi 膜からなり、ワードラインを構成する２つの
ゲート電極２０１と、該ゲート電極２０１の側部及び上
面を被覆するシリコン酸化膜２０２と、第２層poly−Ｓ
i 膜及びその上のＷＳi 膜からなるいわゆるポリサイド
構造を有するビットライン２０３と、その上の保護膜２
０４と、第３層poly−Ｓi 膜及びその上に堆積されたａ
-Si 膜からなるストレージノード２０５と、その上に堆
積された酸化Ｓi3Ｎ4 膜からなる容量絶縁膜２０６と、
該容量絶縁膜２０６の上に堆積された第４層poly−Ｓi
膜からなるプレート電極２０７と、シリコン酸化膜２０
８とを備えている。また、シリコン基板１内には、２つ
のゲート電極２１０のサイドウォールの下方となる領域
に形成された低濃度ソース，ドレイン領域２０９（図中
の４か所）と、さらにその外方の高濃度ソース，ドレイ
ン領域２１０（図中の３か所）とが形成されており、こ
の３か所の高濃度ソース，ドレイン領域２１０のうち両
端側に、上記ストレージノード２０５がコンタクトし、
中央の高濃度ソース，ドレイン領域２１０にビットライ
ン２０３がコンタクトしている。

【００２９】次に、上記半導体装置の製造方法につい
て、図２（ａ），（ｂ）及び図３（ａ）〜（ｃ）に基づ
き説明する。ただし、図２（ａ），（ｂ）及び図３
（ａ）〜（ｃ）では、図中右側はＤＲＡＭセル２００の
断面状態を、図中左側はアナログ回路１００の容量素子
１３０の断面状態をそれぞれ示し、アナログ回路１００
の抵抗素子１１０及びＮＭＯＳトランジスタ１２０の断
面状態の図示は省略している。

【００３０】まず、図２（ａ）に示すように、シリコン
基板１に、容量素子１３０側では深いＮウェル２とその
上のＰウェル４とを形成し、ＤＲＡＭセル２００側では
Ｐウェル４を形成し、その上にフィールド酸化膜５を堆
積する。その後、第１層poly−Ｓi 膜を堆積してから、
ＤＲＡＭセル２００のゲート電極２０１を形成する。こ
の状態で、低濃度不純物を導入して、低濃度ソース，ド
レイン領域２０９を形成してから、ゲート電極２０１を
被覆するシリコン酸化膜２０２を堆積する。そして、こ
のシリコン酸化膜２０２のサイドウォール部をマスクと
して、高濃度不純物（ここではヒ素）をドープし、高濃
度ソース，ドレイン領域２１０を形成する。

【００３１】次に、図２（ｂ）に示すように、第２層po
ly−Ｓi 膜とＷＳi 膜とを順次堆積し、いわゆるポリサ
イド構造のビットライン２０３を形成する。そして、そ
の上にシリコン酸化膜からなる保護膜２０４を形成す
る。

【００３２】次に、図３（ａ）に示すように、ＤＲＡＭ
セル２００のゲート電極２０１，ビットライン２０３，
フィールド酸化膜等を覆うシリコン酸化膜２０８を形成
した後、その上からシリコン酸化膜２０８を貫通して高
濃度ソース．ドレインにコンタクトする第３層poly−Ｓ
i 膜を堆積し、さらにその上にａ−Ｓi 膜を堆積して、
２層膜からなるストレージノード２０５を形成する。同
時に、容量素子１３０側でも、第３層poly−Ｓi 膜とａ
−Ｓi 膜とを順次堆積し、２層膜からなる容量下部電極
を形成する。なお、上記第３層poly−Ｓi 膜には、リン
がドープされている。

【００３３】次に、図３（ｂ）に示すように、ＤＲＡＭ
セル２００及び容量素子１３０の双方において、上記ａ
−Ｓi 膜の上にＳi3Ｎ4 膜を同時に堆積し、これを酸化
する。すなわち、各部の容量絶縁膜１３２，２０６を形
成する。そして、その上から第４層poly−Ｓi 膜を両領
域で同時に堆積した後パターニングして、容量素子１３
０では容量上部電極１３３を、ＤＲＡＭセル２００では
プレート電極２０７をそれぞれ形成する。

【００３４】さらに、図３（ｃ）に示すように、基板全
体にＢＰＳＧ膜を堆積して、第１層間絶縁膜６を形成す
る。そして、この上から、容量素子１３０の容量下部電
極１３１及び容量上部電極にそれぞれコンタクトするコ
ンタクト孔を形成し、この上から、Ａl ／Ｔi Ｎ合金を
堆積して、第１配線層７を形成する。その後の工程は省
略するが、第２層間絶縁膜８，第２配線層９，第３層間
絶縁膜１０及び第３配線層１１を順次形成する。

【００３５】なお、上記図２及び図３では省略したが、
アナログ回路１００の抵抗素子１１０の抵抗体１１１
は、ＤＲＡＭセル２００のストレージノード２０５と同
時に堆積された第３層poly−Ｓi 膜及びａ−Ｓi 膜から
なり、ＮＭＯＳトランジスタ１２０のゲート電極１２１
はＤＲＡＭセル２００のゲート電極２０１と同時に堆積
された第１層poly−Ｓi 膜からなる。

【００３６】したがって、上記実施例では、一つのシリ
コン基板１上に、異なる機能を有する複数の回路である
アナログ回路１００とＤＲＡＭセル２００とが搭載さ
れ、各回路の主要部が同じ工程で形成された少なくとも
一つの層で構成されている。したがって、１チップ化に
よる占有面積の低減と、接続信号線の短縮による動作速
度の高速化等の機能の向上と、低消費電力とが図られる
とともに、工程の簡略化による製造コストの低減を図る
ことができる。

【００３７】特に、抵抗素子１１０の抵抗体１１１や、
容量素子１３０の電極（容量下部電極１３１）と、ＤＲ
ＡＭセル２００のストレージノード２０５とを同時に堆
積されたシリコン膜（上記実施例１では、第３層poly−
Ｓi 膜及びａ−Ｓi 膜の２層膜）で構成することで、工
程の簡略化の効果が大きい。なお、上記実施例１では開
示していないが、インダクタンス素子のインダクタをも
上述のようなシリコン膜（例えば、第３層poly−Ｓi 膜
及びａ−Ｓi 膜の２層膜）で構成することができること
は明らかである。

【００３８】また、上記実施例１では、ＤＲＡＭセル２
００のストレージノードと、抵抗素子１１０の抵抗体１
１１や、容量素子１３０の容量下部電極１３１とを同時
に堆積されたシリコン膜で構成したが、例えばＤＲＡＭ
セル２００のゲート電極２０１（ワードライン）を構成
する第１層poly−Ｓi 膜や、ビットライン２０３を構成
する第２層poly−Ｓi 膜（あるいは第２層poly−Ｓi 膜
及びＷＳi 膜の２層膜）を堆積する際に、上記抵抗体１
１１や容量下部電極１３１を構成するpoly−Ｓi 膜を堆
積し、単層膜又は２層膜からなる抵抗体等を形成するこ
ともできる。

【００３９】特に、上記実施例１では、ストレージノー
ド２０５等を２層膜としたが、例えばpoly−Ｓi 膜のみ
からなる単層膜や、３層膜以上の多層膜としてもよいこ
とはいうまでもない。特に、上記実施例１のごとく、ア
ナログ回路１００の容量素子１３０の下部容量電極１３
１の表面部をａ−Ｓi 膜つまり非晶質の半導体膜で構成
することで、平滑な界面が得られ、この半導体膜を酸化
して得られる容量絶縁膜のリーク特性や、耐圧性、容量
値の印加電圧依存性等を改善することができる。また、
抵抗素子１１０の抵抗体１１１の表面をａ−Ｓi 膜で構
成することで、極めて高精度の抵抗体とすることができ
る。

【００４０】さらに、上記実施例１のように、アナログ
回路１００のＮＭＯＳトランジスタ１２０をＬＤＤ構造
とすることで、ｇｍを大きく劣化させることなく、ドレ
イン空乏層がチャネルに影響を与えないような微細化に
適したアナログ回路用ＭＯＳトランジスタを構成するこ
とが可能となった。

【００４１】（実施例２）次に、実施例２に係る半導体
装置について説明する。

【００４２】図４は、実施例２に係る半導体装置の断面
形状を示す。本実施例では、半導体基板１上に、ＥＥＰ
ＲＯＭセル１４０と、ＤＲＡＭ周辺回路（又はデジタル
論理回路）のＮＭＳトランジスタ２２０及びＰＭＯＳト
ランジスタ２３０とが搭載されている。なお、深いＮウ
ェル２とＰウェル４の他に、Ｎウェル３が形成されてお
り、このＮウェル３の上に上記ＤＲＡＭ周辺回路のＰＭ
ＯＳトランジスタ２３０が形成されている。なお、フィ
ールド酸化膜５，層間絶縁膜６，８，１０及び配線７，
９，１１等は、上記実施例１と同様の構成であるので、
同一の符号を付して説明を省略する。

【００４３】上記ＥＥＰＲＯＭセル３００は、第２層po
ly−Ｓi 膜からなるコントロールゲート電極３０１と、
第１層poly−Ｓi 膜からなるフローティングゲート電極
３０２と、両電極の周囲を被覆するシリコン酸化膜３０
３と、低濃度ソース，ドレイン領域３０５と、高濃度ソ
ース，ドレイン領域３０６とを備えている。

【００４４】上記ＤＲＡＭ周辺回路のＮＭＯＳトランジ
スタ２２０は、第１層poly−Ｓi 膜からなりワードライ
ンとして機能するゲート電極２２１と、その周囲を被覆
するシリコン酸化膜２２２と、高濃度ソース，ドレイン
領域２２４と、低濃度ソース，ドレイン領域２２３とを
備えている。この構造自体は上記実施例１のＮＭＯＳト
ランジスタ１２０と同様である。また、上記ＤＲＡＭ周
辺回路のＰＭＯＳトランジスタ２３０は、第１層poly−
Ｓi 膜からなるゲート電極２３１と、その周囲を被覆す
るシリコン酸化膜２３２と、高濃度ソース，ドレイン領
域２３４と、低濃度ソース，ドレイン領域２３３とを備
えている。

【００４５】すなわち、各ＭＯＳトランジスタ２２０，
２３０のゲート電極２２１，２３１と、ＥＥＰＲＯＭ３
００のフローティングゲート電極３０２とを、共通の第
１層poly−Ｓi 膜で構成することにより、集積度の向上
と、工程の簡略化とを図っている。

【００４６】なお、上記実施例２では、ＥＥＰＲＯＭセ
ル３００のフローティングゲート電極３０２と、ＤＲＡ
Ｍのワードラインとなるゲート電極２２１，２３１とを
共通の材料で形成したが、本発明はかかる実施例に限定
されるものではなく、ＤＲＡＭのビットラインやストレ
ージノード、プレート電極等を、ＥＥＰＲＯＭセル３０
０のフローティングゲート電極３０２や、コントロール
ゲート電極３０１と共通の材料で形成してもよい。

【００４７】（実施例３）次に、実施例３について説明
する。

【００４８】図５は、実施例３に係る半導体装置の一部
である容量素子１３０の構造を示す。この容量素子１３
０は、左右２つの部分に分割された構造となっており、
左右２つの部分は上記実施例１における構造と同じ構造
をしている。すなわち、第３層poly−Ｓi 膜及びａ−Ｓ
i 膜との２層からなる容量下部電極１３１ａ，１３１ｂ
と、その上のＳi3Ｎ4 膜からなる容量絶縁膜１３２ａ，
１３２ｂと、第４層poly−Ｓi 膜からなる容量上部電極
１３３ａ，１３３ｂとを備えている。そして、上記一方
の容量上部電極１３３ａと他方の容量下部電極１３１ｂ
とは共通の第１端子１３５に、一方の容量下部電極１３
１ａと他方の容量上部電極１３３ｂとは共通の第２端子
１３６に、それぞれ接続されている。つまり、容量電極
を区画する２つの部分のうち一方の上部電極と他方の上
部電極とが交互に共通の端子に接続されている。

【００４９】すなわち、本実施例３では、容量素子の極
性を逆にして並列に接続することにより、容量値の印加
電圧依存性を相殺することが可能となる。

【００５０】（実施例４）次に、実施例４について説明
する。

【００５１】図６は、実施例４に係る半導体装置の容量
素子１３０の断面構造を示し、上記実施例３と類似した
構造となっている。本実施例４では、容量電極は２つの
部分に区画されており、一方の部分は、第１層poly−Ｓ
i 膜からなる容量下部電極１３１ａと、その上に堆積さ
れ酸化されたＳi3Ｎ4 膜からなる容量絶縁膜１３２ａ
と、その上に堆積された第２層poly−Ｓi 膜及びその上
のａ−Ｓi 膜からなる容量上部電極１３３ａとを備えて
いる。また、他の部分は、第２層poly−Ｓi 膜及びその
上のａ−Ｓi 膜からなる容量下部電極１３１ｂと、その
上に堆積され酸化されたＳi3Ｎ4 膜からなる容量絶縁膜
１３２ｂと、その上に堆積された第３層poly−Ｓi 膜か
らなる容量上部電極１３３ｂとを備えている。すなわ
ち、容量電極全体は、個別に堆積された少なくとも３つ
の導電層を有し、この３つの導電層のうち１つの導電層
（本実施例では、第２層poly−Ｓi 膜及びａ−Ｓi 膜か
らなる２層膜）が、一方の容量上部電極１３３ａ及び他
方の容量下部電極１３１ｂとして機能するように、２つ
の部分に亘って連続的に堆積されている。

【００５２】本実施例４では、上記実施例３に比べて、
第１端子１３５に接続する配線の構造がより簡素化され
る利点がある。尚、図６において、５はフィールド酸化
膜、１３６は第２の端子である。

【００５３】図７は、上記実施例３又は４による容量素
子と従来の容量素子との電圧依存性を比較するデータで
あって、図中の実線は本発明による容量素子の特性を、
図中の破線は従来の容量素子の特性をそれそれぞれ示
す。同図に示されるように、本発明の容量素子では、従
来の容量素子に比べて電圧係数の変動が極めて小さく、
印加電圧の依存性の低減効果の著しいことがわかる。す
なわち、容量絶縁膜を薄膜化することで、必要なキャパ
シティを維持しながら容量素子を微細化することが可能
となり、上述のような占有面積の大きいアナログ回路の
集積度の向上に供することができるのである。

【００５４】なお、上記実施例３及び４では、容量素子
１３０の電極のうち上部電極あるいは下部電極のいずれ
かをpoly−Ｓi 膜上にａ−Ｓi 膜を積層した２層膜で構
成したが、本発明はかかる実施例に限定されるものでは
ない。しかし、このように電極の表面部を非晶質の半導
体膜であるａ−Ｓi 膜で構成することで、酸化されたＳ
i3Ｎ4 膜の平滑な界面が得られ、酸化Ｓi3Ｎ4 膜からな
る容量絶縁膜のリーク特性，耐圧，容量値の印加電圧依
存性が向上することになる。すなわち、良好な抵抗特性
を維持しながら、抵抗素子の微細化が可能となり、アナ
ログ回路の集積度の向上に供することができる。

【００５５】さらに、上記容量素子１３０を厚いフィー
ルド膜５上に形成することで、さらに印加電圧依存性を
小さくしうる利点がある。

【００５６】本発明の半導体装置において、１チップ化
されて搭載される回路の種類は上記各実施例に限定され
るものではない。図８は、１チップ化される回路の構成
例を示し、ＤＲＡＭ，Ａ／Ｄ又はＤ／Ａ変換器，ｆ−Ｅ
ＥＰＲＯＭ，ＳＣＦ，ＭＡＳＫ−ＲＯＭ，Ｉ／Ｏ装置，
Ｈigh Ｖoltage回路等の各種回路を搭載するに際し、各
回路の主要部を同時に形成された層で構成することで、
構成の簡素化及び製造工程の簡略化を図りつつ、１チッ
プ化による全体面積の低減つまり半導体装置全体として
の集積度の向上や動作の高速化等の効果を発揮すること
ができる。

【００５７】なお、上記各実施例では省略したが、イン
ダクタンス素子やバイポーラトランジスタについても、
そのインダクタや電極等の主要部を他の回路の主要部と
の共通層（例えば上記実施例におけるpoly−Ｓi 膜等）
で構成することができることはいうまでもない。

【００５８】また、実施例は省略するが、駆動電圧が３
Ｖである３Ｖ系のＤＲＡＭを備えた半導体装置におい
て、外部の５Ｖ系デバイスとの間に３Ｖ−５Ｖ入出力イ
ンターフェース回路が搭載されることがある。かかる場
合、入出力インターフェース回路のトランジスタには、
高い電圧に耐えるべく厚いゲート酸化膜が要求される。
一方、３Ｖ系のＤＲＡＭの周辺回路のトランジスタに
は、通常は３Ｖの電圧が印加されるが、条件によっては
４．８Ｖ程度の高いピーク的な電圧が印加されることが
ある。その場合、本発明を適用し、ＤＲＡＭの周辺回路
のトランジスタのゲート酸化膜と、入出力インターフェ
ース回路のトランジスタのゲート酸化膜とを共通層とし
て、厚いゲート酸化膜を形成することにより、ＤＲＡＭ
のピーク的な高い電圧に対する耐電圧性を確保すること
ができ、信頼性の向上を図ることができる。

【００５９】

【発明の効果】請求項１の発明に係る半導体装置による
と、ＤＲＡＭのゲート電極、プレート電極又はストレー
ジ電極よりなる第１の導電層と、前記半導体基板上に形
成された、ＭＯＳトランジスタのゲート電極、バイポー
ラトランジスタのエミッタ電極、ＰＲＯＭのゲート電
極、ＤＲＡＭの周辺回路以外の回路に設けられた容量の
下部電極若しくは上部電極、抵抗又はインダクタよりな
る第２の導電層とは同一の工程により形成されているた
め、ＤＲＡＭを備えた半導体装置の製造プロセスの簡略
化を図ることができる。

【００６０】請求項２の発明に係る半導体装置による
と、ＤＲＡＭの周辺回路以外の回路に設けられた一の容
量の下部電極と、ＤＲＡＭの周辺回路以外の回路に設け
られた他の容量の上部電極とは共通の導電層よりなるた
め、一の容量の下部電極及び他の容量の上部電極に接続
する配線の数を低減できるので、半導体装置の小型化を
図ることができる。

【００６１】請求項３又は４の発明に係る半導体装置に
よると、容量の下部電極は互いに分離して設けられた第
１の下部電極と第２の下部電極とからなり、容量の上部
電極は互いに分離して設けられた第１の上部電極と第２
の上部電極とからなり、第１の下部電極と第２の上部電
極とは電気的に接続されていると共に第２の下部電極と
第１の上部電極とは電気的に接続されているため、容量
の極性を互いに逆にして並列に接続されているので、容
量値の電源依存性を相殺することができる。

【００６２】請求項５の発明に係る半導体装置による
と、異なる電源系を持つＬＳＩの入出力インターフェイ
ス回路を構成するトランジスタのゲート絶縁膜、及びＤ
ＲＡＭの周辺回路を構成するトランジスタのゲート絶縁
膜は、いずれも他のゲート絶縁膜よりも厚い膜厚が要求
されるが、これらを同一の工程により形成するので、他
のゲート絶縁膜よりも厚い膜厚が要求されるゲート絶縁
膜を形成する工程を簡略化できる。

【００６３】請求項６の発明に係る半導体装置による
と、容量の下部電極をＤＲＡＭの最上層よりも１つ下の
導電層と同時に形成すると共に、容量の上部電極をＤＲ
ＡＭの最上層の導電層と同時に形成するため、容量の下
部及び上部の電極に対する熱処理の回数が少なくなるの
で、容量値のバラツキを低減できる。

【００６４】請求項７の発明に係る半導体装置による
と、抵抗又はインダクタを、ＤＲＡＭの最上層又は最上
層よりも１つ下の導電層と同時に形成するため、抵抗又
はインダクタに対する熱処理の回数が少なくなるので、
抵抗の抵抗値又はインダクタのインダクタンスのバラツ
キを低減できる。

【図面の簡単な説明】

【図１】実施例１に係る半導体装置の構造を示す断面図
である。

【図２】実施例１に係る半導体装置の製造工程のうちＤ
ＲＡＭセルのビットライン形成までの工程における基板
の状態を示す断面図である。

【図３】実施例１に係る半導体装置の製造工程のうち容
量素子とＤＲＡＭセルのビットラインよりも上方の部分
の製造工程における基板の状態を示す断面図である。

【図４】実施例２に係る半導体装置の構造を示す断面図
である。

【図５】実施例３に係る半導体装置の容量素子部分の構
造を示す断面図である。

【図６】実施例４に係る半導体装置の容量素子部分の構
造を示す断面図である。

【図７】上記実施例３又は４による容量素子と従来の容
量素子とについて、電圧係数の電圧依存性を比較するデ
ータである。

【図８】本発明の半導体装置によって、各種の回路を１
チップ化した例を示すブロック図である。

【図９】従来の半導体装置によって、各種の回路を個別
のチップに搭載した例を示すブロック図である。

【図１０】集積度の向上とアナログ，デジタル回路の占
有面積の変化を示すブロック図である。

【符号の説明】

１ 半導体基板 ２ Ｎウェル ３ Ｎウェル ４ Ｐウェル ５ フィールド酸化膜 ６ 第１層間絶縁膜 ７ 第１層配線 ８ 第２層間絶縁膜 ９ 第２層配線 １０ 第３層間絶縁膜 １１ 保護膜 １００ アナログ回路 １１０ 抵抗素子 １１１ 抵抗体 １２０ ＮＭＯＳトランジスタ １２１ ゲート電極 １２２ シリコン酸化膜 １２５ 低濃度ソース，ドレイン １２６ 高濃度ソース，ドレイン １３０ 容量素子 １３１ 容量下部電極 １３２ 容量絶縁膜 １３３ 容量上部電極 ２００ ＤＲＡＭセル ２０１ ワードライン ２０２ シリコン酸化膜 ２０３ ビットライン ２０４ 保護膜 ２０５ ストレージノード ２０６ 容量絶縁膜 ２０７ プレート電極 ２０８ シリコン酸化膜 ２０９ 低濃度ソース，ドレイン ２１０ 高濃度ソース，ドレイン ２２０ ＮＭＯＳトランジスタ ２２１ ゲート電極 ２２２ シリコン酸化膜 ２２３ 低濃度ソース，ドレイン ２２４ 高濃度ソース，ドレイン ２３０ ＰＭＯＳトランジスタ ２３１ ゲート電極 ２３２ シリコン酸化膜 ２３３ 低濃度ソース，ドレイン ２３４ 高濃度ソース，ドレイン ３００ ＥＥＰＲＯＭセル ３０１ コントロールゲート電極 ３０２ フローティングゲート電極 ３０３ シリコン酸化膜 ３０５ 低濃度ソース ３０６ 高濃度ソース，ドレイン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8234 27/088 27/10 ４６１ 7210−4Ｍ 9170−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｈ (72)発明者 平井 健裕 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された、ＤＲＡＭの
   ゲート電極、プレート電極又はストレージ電極よりなる
   第１の導電層と、 前記半導体基板上に形成された、ＭＯＳトランジスタの
   ゲート電極、バイポーラトランジスタのエミッタ電極、
   ＰＲＯＭのゲート電極、ＤＲＡＭの周辺回路以外の回路
   に設けられた容量の下部電極若しくは上部電極、抵抗又
   はインダクタよりなる第２の導電層とを備えており、 前記第１の導電層と前記第２の導電層とは同一工程によ
   り形成されていることを特徴とする半導体装置。
2. 【請求項２】 前記第２の導電層は、ＤＲＡＭの周辺回
   路以外の回路に設けられた一の容量の下部電極であり、 前記半導体基板上に形成され、ＤＲＡＭの周辺回路以外
   の回路に設けられた他の容量の上部電極をさらに備え、 前記一の容量の下部電極と前記他の容量の上部電極とは
   共通の導電層よりなることを特徴とする請求項１に記載
   の半導体装置。
3. 【請求項３】 前記第２の導電層はＤＲＡＭの周辺回路
   以外の回路に設けられた容量の下部電極であり、 前記容量の下部電極は、互いに分離して設けられた第１
   の下部電極と第２の下部電極とからなり、 前記容量の上部電極は、互いに分離して設けられた第１
   の上部電極と第２の上部電極とからなり、 前記第１の下部電極と前記第２の上部電極とは電気的に
   接続されていると共に前記第２の下部電極と前記第１の
   上部電極とは電気的に接続されていることを特徴とする
   請求項１に記載の半導体装置。
4. 【請求項４】 前記第２の導電層はＤＲＡＭの周辺回路
   以外の回路に設けられた容量の上部電極であり、 前記容量の上部電極は、互いに分離して設けられた第１
   の上部電極と第２の上部電極とからなり、 前記容量の下部電極は、互いに分離して設けられた第１
   の下部電極と第２の下部電極とからなり、 前記第１の上部電極と前記第２の下部電極とは電気的に
   接続されていると共に前記第２の上部電極と前記第１の
   下部電極とは電気的に接続されていることを特徴とする
   請求項１に記載の半導体装置。
5. 【請求項５】 半導体基板上に形成された、異なる電源
   系を持つ、ＬＳＩの入出力インターフェイス回路を構成
   するトランジスタの第１のゲート絶縁膜と、 前記半導体基板上に形成された、ＤＲＡＭのゲート絶縁
   膜よりも厚い膜厚を有する、前記ＤＲＡＭの周辺回路を
   構成するトランジスタの第２のゲート絶縁膜とを備えて
   おり、 前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは
   同一工程により形成されていることを特徴とする半導体
   装置。
6. 【請求項６】 ビット線、ゲート電極、プレート電極及
   びストレージ電極よりなるｎ個（ｎは３以上の整数）の
   導電層を有するＤＲＡＭと、下部電極、容量絶縁膜及び
   上部電極を有する容量とを備えた半導体装置の製造方法
   であって、 前記ｎ個の導電層のうちの下から第（ｎ−１）番目の導
   電層を形成すると同時に前記下部電極を形成する第１の
   工程と、 前記第（ｎ−１）番目の導電層の上に絶縁膜を形成する
   と同時に前記下部電極の上に前記容量絶縁膜を形成する
   第２の工程と、 前記絶縁膜の上に前記ｎ個の導電層のうちの下から第ｎ
   番目の導電層を形成すると同時に前記容量絶縁膜の上に
   前記上部電極を形成する第３の工程とを備えていること
   を特徴とする半導体装置の製造方法。
7. 【請求項７】 抵抗又はインダクタと、ビット線、ゲー
   ト電極、プレート電極及びストレージ電極よりなるｎ個
   （ｎは３以上の整数）の導電層を有するＤＲＡＭとを備
   えた半導体装置の製造方法であって、 前記抵抗又はインダクタを形成すると同時に、前記ｎ個
   の導電層のうちの下から第（ｎ−１）番目又は第ｎ番目
   の導電層を形成する工程を備えていることを特徴とする
   半導体装置の製造方法。