JPS5935477A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5935477A
JPS5935477A JP57145948A JP14594882A JPS5935477A JP S5935477 A JPS5935477 A JP S5935477A JP 57145948 A JP57145948 A JP 57145948A JP 14594882 A JP14594882 A JP 14594882A JP S5935477 A JPS5935477 A JP S5935477A
Authority
JP
Japan
Prior art keywords
layer
electrode
gate electrode
wiring
gate
Prior art date
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Pending
Application number
JP57145948A
Other languages
English (en)
Inventor
Masahiro Yamada
正弘 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
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Publication of JPS5935477A publication Critical patent/JPS5935477A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、Ａ／、２層配線Ｓ１ゲー）ＭＯ８型半導体に
於いて、ＦＡＭＯＳ　（Ｆｌｏａｔｉｎｇ　　Ｇａｔｅ
Ａｖａｌａｎｃｈθ　ＭＯ８）素子や高耐圧オフセット
ＭＯ８素子等、二層ゲート電極構造ＭＯ８素子を通常の
ＭＯ８素子と同一チップ内に、任意に配置出来る半導体
装置を示すものである。最近、ＭＯＳカスタムエＣの中
で特に注目されている物に、ゲートアレーが有る。ゲー
トアレーは、工Ｃチクプ内に、規則正しく配列されたＭ
Ｏ８）ランシスタを、あらかじめ作っておいて、ユーザ
ーの回路に応じて、Ａｔ配線を切り換えて作るマスター
スライスなＩＣである。
又、Ａｔ配線の自由度、あるいは、機械による自動配線
を容易にするため、Ａｔの二層配線を行なうことが多い
。そこで、本発明は、このＡｔ二層配線Ｓ１ゲー）ＭＯ
Ｓ型構造より、ゲートアレーの中に、ＩＰＡＭＯ８素子
や高耐圧オフセットトランジスター等、二層ゲート電極
構造ＭＯ８素子を通常の゛ＭＯ８素子と混在させること
を可能にするものである。従来のゲートアレーに於いて
は、第二層Ａｔ電極、第三Ａｔ？ｉ極は、全て配線とし
て用いるため、第一層の多結晶シリコンゲート電極で形
成される、通常のＭＯ８）ランシスターしか形成できな
い。ところが、カスタムな回路に於いても、ＦＲＯＭ（
書込み可能な、読み出し専用メモリー）や、高耐圧トラ
ンジスターを必要とする場合が多い、そこでこのような
要求に対し、ゲートアレーＩＣ以外にＦＲＯＭＩＣある
いは、高耐圧ドライバーＩＣを必要とし、複数チップ構
成となる場合が多かった。本発明は、従来のゲートアレ
ーで出来なかった素子を、同一チップ上に、任意に形成
出来る方法を提供するものである。
第１図に、断面図を示す。８１基板１０１上に、ゲート
酸化膜１０２を形成し、図のＡには、オフセットトラン
ジスターが、ソース・ドレイン拡散層１０３にオフセッ
ト拡散層１０４が、多結晶シリコンのゲート電極１０５
に位置合されている。
そして、第二層Ａｔ’［極１０７により、オフセット電
極が形成されると同時に、第二層Ａｔ［極１０７は、ソ
ース・ドレイン拡散Ｊ！７１０３とコンタクト接続され
ている。図のＢには、多結晶シリコンゲート電極１０６
が、浮遊ゲート電極として形成され、その一部を酸化し
て形成した、第二ゲート酸化膜１０６、その上に第二層
Ａｔ電極で形成された制御ゲート１０７により、多結晶
シリコンゲート：ＡｔゲートによるＦＡＭＯ８Ａ子が形
成される。その上に、Ａｔ層間絶縁膜１０８を形成した
のち、第三層ｈＬ配線１０９により、第二層Ａ、　を配
線１０７と、コンタクト接続する。このように、多結晶
シリコンゲート電極と、Ａｔ二層配線により、通常のＭ
ＯＳ）ランシスター以外に、オフセット高耐圧トランジ
スタ−、ＦＡＭＯ８）ランシスターを、同一チップに容
易に形成することを示すものである。
【図面の簡単な説明】
第１図が、本発明の断面図である。 以　　上 出願人　　株式会社諏訪精工舎 代理人　　弁理士　最上　　務

Claims (1)

    【特許請求の範囲】
  1. 多結晶ンリコンを第一層ゲート電極配線とし、金属から
    なる第二層ゲート電極配線を有し、金属からなる第三Ｆ
    Ｊｔ！Ｅ極配線を有配線ＭＯ８型半導体装置に於いて、
    その全て、もしくは、一部に、第一層ゲート電極配線と
    、第二層ゲート電極配線により、二層ゲート電極構造を
    有するＭＯ８型半導体素子が形成されていることを特徴
    とする半導体装置。
JP57145948A 1982-08-23 1982-08-23 半導体装置 Pending JPS5935477A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61229103A (ja) * 1985-04-04 1986-10-13 Canon Inc 複写機等の制御装置
US4707717A (en) * 1984-12-05 1987-11-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US4942450A (en) * 1987-07-08 1990-07-17 Nec Corporation Semiconductor memory device having non-volatile memory transistors
AU665885B2 (en) * 1993-01-25 1996-01-18 Canon Kabushiki Kaisha Recording paper and ink-jet recording process making use of the same

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JPS5591877A (en) * 1978-12-30 1980-07-11 Fujitsu Ltd Manufacture of semiconductor device

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