JPH0864768A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0864768A JPH0864768A JP21655294A JP21655294A JPH0864768A JP H0864768 A JPH0864768 A JP H0864768A JP 21655294 A JP21655294 A JP 21655294A JP 21655294 A JP21655294 A JP 21655294A JP H0864768 A JPH0864768 A JP H0864768A
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- integrated circuit
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Abstract
(57)【要約】
【目的】 チップ上の電源配線の占める面積を削減し
て、高集積化を可能にするとともに信号配線の配線性を
向上させる。 【構成】 ポリシリコン配線層を電源配線として用いる
と共にこの電源配線層をＡｌ配線を用いる他の電源配線
層と重ねる。すなわち、マクロセルＭ1 の負電源端子Ｇ
1 、Ｇ2 には、Ｉ／Ｏ領域１の負電源パッドＢ1 よりポ
リシリコン配線３０を介して負電源が供給される。マク
ロセルＭ1 の正電源端子Ｖ1 、Ｖ2 にはＩ／Ｏ領域１の
正電源パッドＢ2 より第１Ａｌ配線１０、第１スルーホ
ールＴ１および第２Ａｌ配線２０によって正電源が供給
される。他のマクロセルＭ2 、Ｍ3についても同様であ
る。
て、高集積化を可能にするとともに信号配線の配線性を
向上させる。 【構成】 ポリシリコン配線層を電源配線として用いる
と共にこの電源配線層をＡｌ配線を用いる他の電源配線
層と重ねる。すなわち、マクロセルＭ1 の負電源端子Ｇ
1 、Ｇ2 には、Ｉ／Ｏ領域１の負電源パッドＢ1 よりポ
リシリコン配線３０を介して負電源が供給される。マク
ロセルＭ1 の正電源端子Ｖ1 、Ｖ2 にはＩ／Ｏ領域１の
正電源パッドＢ2 より第１Ａｌ配線１０、第１スルーホ
ールＴ１および第２Ａｌ配線２０によって正電源が供給
される。他のマクロセルＭ2 、Ｍ3についても同様であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に回路素子領域に設けられた回路素子へ、回路
素子領域外に設けられた電源配線によって給電が行われ
る半導体集積回路装置に関するものである。
関し、特に回路素子領域に設けられた回路素子へ、回路
素子領域外に設けられた電源配線によって給電が行われ
る半導体集積回路装置に関するものである。
【０００２】
【従来の技術】スタンダードセル方式やビルディングブ
ロック方式の半導体集積回路装置では回路素子領域内に
おいて所定の論理機能の回路が構成され、回路素子領域
外に設定された配線領域に形成された電源配線によって
給電が行われ、また配線領域に設けられた信号配線によ
って回路素子領域間の接続が行われる。この場合に、電
源配線はエレクトロマイグレーション耐量、ノイズ耐性
の確保等の理由で、信号配線に比較して５０〜１００倍
の太い幅に形成される。
ロック方式の半導体集積回路装置では回路素子領域内に
おいて所定の論理機能の回路が構成され、回路素子領域
外に設定された配線領域に形成された電源配線によって
給電が行われ、また配線領域に設けられた信号配線によ
って回路素子領域間の接続が行われる。この場合に、電
源配線はエレクトロマイグレーション耐量、ノイズ耐性
の確保等の理由で、信号配線に比較して５０〜１００倍
の太い幅に形成される。
【０００３】図６は、従来のビルディングブロック方式
の半導体集積回路装置の電源配線パターンの一例を示す
もので、図６（ａ）にはその平面パターンが、図６
（ｂ）にはそのＧ−Ｇ′線に沿った断面構造が示されて
いる。図６に示される半導体集積回路装置では、２層の
Ａｌ配線層が用いられ、また、正電源、負電源の２電源
が使用されている。
の半導体集積回路装置の電源配線パターンの一例を示す
もので、図６（ａ）にはその平面パターンが、図６
（ｂ）にはそのＧ−Ｇ′線に沿った断面構造が示されて
いる。図６に示される半導体集積回路装置では、２層の
Ａｌ配線層が用いられ、また、正電源、負電源の２電源
が使用されている。
【０００４】図６において、マクロセルＭ4 の負電源端
子Ｇ3 、Ｇ4 には、Ｉ／Ｏ領域の負電源パッドＢ1 よ
り、配線領域６内に形成された第１Ａｌ配線１０、第２
Ａｌ配線２０および第２Ａｌ−第１Ａｌ間スルーホール
（以下、第１スルーホールという）Ｔ１によって負電源
が供給されている。マクロセルＭ4 の正電源端子Ｖ3 、
Ｖ4 には、Ｉ／Ｏ領域の正電源パッドＢ2より、配線領
域６内に形成された第１Ａｌ配線１０、第２Ａｌ配線２
０および第１スルーホールＴ１によって正電源が供給さ
れている。他のマクロセルＭ5 、Ｍ6 についても同様で
ある。
子Ｇ3 、Ｇ4 には、Ｉ／Ｏ領域の負電源パッドＢ1 よ
り、配線領域６内に形成された第１Ａｌ配線１０、第２
Ａｌ配線２０および第２Ａｌ−第１Ａｌ間スルーホール
（以下、第１スルーホールという）Ｔ１によって負電源
が供給されている。マクロセルＭ4 の正電源端子Ｖ3 、
Ｖ4 には、Ｉ／Ｏ領域の正電源パッドＢ2より、配線領
域６内に形成された第１Ａｌ配線１０、第２Ａｌ配線２
０および第１スルーホールＴ１によって正電源が供給さ
れている。他のマクロセルＭ5 、Ｍ6 についても同様で
ある。
【０００５】また、図７は、スタンダードセル方式にて
設計されたマクロセルＭ4 の電源配線パターンの例を示
す図であって、図７（ａ）にはその平面パターンが、図
７（ｂ）にはそのＨ−Ｈ′線に沿った断面構造が示され
ている。このマクロセルでは、スタンダードセルＣA 〜
ＣJ が回路素子領域７に３列の配列されている。そして
各スタンダードセル列には正電源端子Ｖ3 、Ｖ4 、負電
源端子Ｇ3 、Ｇ4 より配線領域６の第２Ａｌ配線２０に
正・負の電源が供給され、第１スルーホールＴ１および
第１Ａｌ配線１０を介して素子領域７内に正・負の電源
が供給されている。
設計されたマクロセルＭ4 の電源配線パターンの例を示
す図であって、図７（ａ）にはその平面パターンが、図
７（ｂ）にはそのＨ−Ｈ′線に沿った断面構造が示され
ている。このマクロセルでは、スタンダードセルＣA 〜
ＣJ が回路素子領域７に３列の配列されている。そして
各スタンダードセル列には正電源端子Ｖ3 、Ｖ4 、負電
源端子Ｇ3 、Ｇ4 より配線領域６の第２Ａｌ配線２０に
正・負の電源が供給され、第１スルーホールＴ１および
第１Ａｌ配線１０を介して素子領域７内に正・負の電源
が供給されている。
【０００６】図８は、スタンダードセル内部の配線パタ
ーンの例を示す図であって、図８（ａ）にはその平面パ
ターンが、図８（ｂ）にはそのＩ−Ｉ′線に沿った断面
構造が示されている。図８に示されるように、セル内に
第１Ａｌ配線１０にて供給された正・負の電源は、第１
Ａｌ−拡散層間コンタクトホール（以下、単にコンタク
トホールという）ＴＣを介してｐ型拡散層２、ｎ型拡散
層４に供給されている。一方、第２Ａｌ配線２０により
セル内に引き込まれた信号配線は、第１スルーホールＴ
１、第１Ａｌ配線１０およびコンタクトホールＴＣを介
して他のｐ型拡散層２、ｎ型拡散層４に接続され（出力
信号配線の場合）、また、第１スルーホールＴ１、第１
Ａｌ配線１０および第１Ａｌ−ポリシリコン間スルーホ
ール（以下、第２スルーホールという）Ｔ２を介してゲ
ート電極となるポリシリコン配線３０に接続されている
（入力信号配線の場合）。
ーンの例を示す図であって、図８（ａ）にはその平面パ
ターンが、図８（ｂ）にはそのＩ−Ｉ′線に沿った断面
構造が示されている。図８に示されるように、セル内に
第１Ａｌ配線１０にて供給された正・負の電源は、第１
Ａｌ−拡散層間コンタクトホール（以下、単にコンタク
トホールという）ＴＣを介してｐ型拡散層２、ｎ型拡散
層４に供給されている。一方、第２Ａｌ配線２０により
セル内に引き込まれた信号配線は、第１スルーホールＴ
１、第１Ａｌ配線１０およびコンタクトホールＴＣを介
して他のｐ型拡散層２、ｎ型拡散層４に接続され（出力
信号配線の場合）、また、第１スルーホールＴ１、第１
Ａｌ配線１０および第１Ａｌ−ポリシリコン間スルーホ
ール（以下、第２スルーホールという）Ｔ２を介してゲ
ート電極となるポリシリコン配線３０に接続されている
（入力信号配線の場合）。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置では、配線領域６において、正・負の電源
配線は第１Ａｌ配線１０または第２Ａｌ配線２０を用い
て並列に形成されていた。而して、電源配線は、例えば
信号配線の幅が１μｍ程度であるとき５０〜１００μｍ
程度と信号配線の５０〜１００倍の幅に形成されるた
め、半導体集積回路装置全体における電源配線の占める
領域が非常に大きくなり、半導体集積回路装置の高集積
化の妨げとなっていた。また、電源配線が大きな面積を
占めていることにより信号配線の配線性が低下し、その
ため信号配線の配線長も大きくなり、配線遅延の増大に
よる性能低下の原因ともなっていた。本発明はこの点に
鑑みてなされたものであって、その目的は、電源配線の
配線幅を縮小することなくチップ上での電源配線の面積
を削減できるようにすることである。
集積回路装置では、配線領域６において、正・負の電源
配線は第１Ａｌ配線１０または第２Ａｌ配線２０を用い
て並列に形成されていた。而して、電源配線は、例えば
信号配線の幅が１μｍ程度であるとき５０〜１００μｍ
程度と信号配線の５０〜１００倍の幅に形成されるた
め、半導体集積回路装置全体における電源配線の占める
領域が非常に大きくなり、半導体集積回路装置の高集積
化の妨げとなっていた。また、電源配線が大きな面積を
占めていることにより信号配線の配線性が低下し、その
ため信号配線の配線長も大きくなり、配線遅延の増大に
よる性能低下の原因ともなっていた。本発明はこの点に
鑑みてなされたものであって、その目的は、電源配線の
配線幅を縮小することなくチップ上での電源配線の面積
を削減できるようにすることである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、配線領域と、所定の論理ゲートを
構成する回路素子が配置された回路素子領域とを有し、
前記配線領域内に形成された電源配線により前記回路素
子領域内の回路素子に給電を行う半導体集積回路装置に
おいて、前記配線領域において、第１種の電源配線が上
層に、第２種の電源配線が下層に両者が重ね合わされて
配置されていることを特徴とする半導体集積回路装置、
が提供される。
に、本発明によれば、配線領域と、所定の論理ゲートを
構成する回路素子が配置された回路素子領域とを有し、
前記配線領域内に形成された電源配線により前記回路素
子領域内の回路素子に給電を行う半導体集積回路装置に
おいて、前記配線領域において、第１種の電源配線が上
層に、第２種の電源配線が下層に両者が重ね合わされて
配置されていることを特徴とする半導体集積回路装置、
が提供される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１、図２は、本発明の第１の実施例のＩ
／Ｏ領域の電源パッドからマクロセルへ電源を供給する
配線パターンを示す図であって、図１（ａ）にはその平
面パターンが、図１（ｂ）にはそのＡ−Ａ′線に沿った
断面構造が示されている。また、図２（ａ）、（ｂ）に
は、図１（ａ）のＢ−Ｂ′線、Ｃ−Ｃ′線に沿った断面
構造が示されている。本実施例においても、２層のＡｌ
配線を使用し、正電源、負電源の２電源を使用してい
る。
て説明する。図１、図２は、本発明の第１の実施例のＩ
／Ｏ領域の電源パッドからマクロセルへ電源を供給する
配線パターンを示す図であって、図１（ａ）にはその平
面パターンが、図１（ｂ）にはそのＡ−Ａ′線に沿った
断面構造が示されている。また、図２（ａ）、（ｂ）に
は、図１（ａ）のＢ−Ｂ′線、Ｃ−Ｃ′線に沿った断面
構造が示されている。本実施例においても、２層のＡｌ
配線を使用し、正電源、負電源の２電源を使用してい
る。
【００１０】図１、図２に示されるように、マクロセル
Ｍ1 の負電源端子Ｇ1 、Ｇ2 には、Ｉ／Ｏ領域１の負電
源パッドＢ1 よりポリシリコン配線３０を介して負電源
が供給されている。また、マクロセルＭ1 の正電源端子
Ｖ1 、Ｖ2 にはＩ／Ｏ領域１の正電源パッドＢ2 より第
１Ａｌ配線１０、第１スルーホールＴ１および第２Ａｌ
配線２０によって正電源が供給されている。他のマクロ
セルＭ2 、Ｍ3 についても同様である。
Ｍ1 の負電源端子Ｇ1 、Ｇ2 には、Ｉ／Ｏ領域１の負電
源パッドＢ1 よりポリシリコン配線３０を介して負電源
が供給されている。また、マクロセルＭ1 の正電源端子
Ｖ1 、Ｖ2 にはＩ／Ｏ領域１の正電源パッドＢ2 より第
１Ａｌ配線１０、第１スルーホールＴ１および第２Ａｌ
配線２０によって正電源が供給されている。他のマクロ
セルＭ2 、Ｍ3 についても同様である。
【００１１】このような負電源配線をポリシリコン配線
にて形成し、正電源配線であるＡｌ配線１０、２０下に
配置することによって、第１Ａｌ配線層および第２Ａｌ
配線層の配線領域を小さくすることができ、チップ面積
を小さくすることができる。あるいは、信号配線の配線
性を向上させることができるため、信号配線の引き回し
距離を短縮することができる。また、電源配線を積層し
たことにより、両配線間の静電容量が増加し電源を介し
て進入するノイズを抑制する効果も期待することができ
る。
にて形成し、正電源配線であるＡｌ配線１０、２０下に
配置することによって、第１Ａｌ配線層および第２Ａｌ
配線層の配線領域を小さくすることができ、チップ面積
を小さくすることができる。あるいは、信号配線の配線
性を向上させることができるため、信号配線の引き回し
距離を短縮することができる。また、電源配線を積層し
たことにより、両配線間の静電容量が増加し電源を介し
て進入するノイズを抑制する効果も期待することができ
る。
【００１２】図３は、図１に示したマクロセルＭ1 がス
タンダードセルで構成されている場合の構造の例を示す
もので、図３（ａ）にはその平面パターンが、図３
（ｂ）にはそのＤ−Ｄ′線に沿った断面構造が示されて
いる。このマクロセルでは、左右に配線領域６が設けら
れ、その間に３本の回路素子領域７が設けられ、各回路
素子領域にはそれぞれ３個ずつのスタンダードセルが配
置されている。スタンダードセルＣ1 、Ｃ2 、Ｃ3 には
負電源端子Ｇ1 、Ｇ2 よりポリシリコン配線３０によっ
て負電源が供給されている。また、スタンダードセルＣ
1 、Ｃ2 、Ｃ3 には正電源端子Ｖ1 、Ｖ2 より第２Ａｌ
配線２０、第１スルーホールＴ１および第１Ａｌ配線１
０によって正電源が供給されている。他のスタンダード
セルＣ4 、Ｃ5 、Ｃ6 ；Ｃ7 、Ｃ8 、Ｃ9 についても同
様である。
タンダードセルで構成されている場合の構造の例を示す
もので、図３（ａ）にはその平面パターンが、図３
（ｂ）にはそのＤ−Ｄ′線に沿った断面構造が示されて
いる。このマクロセルでは、左右に配線領域６が設けら
れ、その間に３本の回路素子領域７が設けられ、各回路
素子領域にはそれぞれ３個ずつのスタンダードセルが配
置されている。スタンダードセルＣ1 、Ｃ2 、Ｃ3 には
負電源端子Ｇ1 、Ｇ2 よりポリシリコン配線３０によっ
て負電源が供給されている。また、スタンダードセルＣ
1 、Ｃ2 、Ｃ3 には正電源端子Ｖ1 、Ｖ2 より第２Ａｌ
配線２０、第１スルーホールＴ１および第１Ａｌ配線１
０によって正電源が供給されている。他のスタンダード
セルＣ4 、Ｃ5 、Ｃ6 ；Ｃ7 、Ｃ8 、Ｃ9 についても同
様である。
【００１３】このマクロセル内の構造においても、負電
源配線はポリシリコン配線により構成されておりかつ正
電源配線である第１、第２Ａｌ配線１０、２０と重なる
ように形成されているので、第１Ａｌ配線層および第２
Ａｌ配線層の配線領域を縮小することができる。
源配線はポリシリコン配線により構成されておりかつ正
電源配線である第１、第２Ａｌ配線１０、２０と重なる
ように形成されているので、第１Ａｌ配線層および第２
Ａｌ配線層の配線領域を縮小することができる。
【００１４】図４は、図３に示したスタンダードセルの
例として、ｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタにより構成されるＣＭＯＳインバー
タの構造を示す図であって、図４（ａ）にはその平面パ
ターンが、図４（ｂ）にはそのＥ−Ｅ′線に沿った断面
構造が示されている。
例として、ｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタにより構成されるＣＭＯＳインバー
タの構造を示す図であって、図４（ａ）にはその平面パ
ターンが、図４（ｂ）にはそのＥ−Ｅ′線に沿った断面
構造が示されている。
【００１５】そのｐチャネルＭＯＳトランジスタのドレ
インはｐ型拡散層３によって形成され、またそのソース
はｐ型拡散層２ａ、２ｂによって形成されている。ｎチ
ャネルＭＯＳトランジスタのドレインはｎ型拡散層５に
よって形成され、またそのソースはｎ型拡散層４ａ、４
ｂによって形成されている。また、それぞれのトランジ
スタのゲートはポリシリコン配線３０によって形成され
ている。
インはｐ型拡散層３によって形成され、またそのソース
はｐ型拡散層２ａ、２ｂによって形成されている。ｎチ
ャネルＭＯＳトランジスタのドレインはｎ型拡散層５に
よって形成され、またそのソースはｎ型拡散層４ａ、４
ｂによって形成されている。また、それぞれのトランジ
スタのゲートはポリシリコン配線３０によって形成され
ている。
【００１６】ゲート電極を構成するポリシリコン配線３
０は、第２スルーホールＴ２および第１Ａｌ配線１０を
介して入力端子Ｉ１に接続され、また第２スルーホール
Ｔ２、第１Ａｌ配線１０、第１スルーホールＴ１および
第２Ａｌ配線２０を介して入力端子Ｉ２にも接続されて
いる。
０は、第２スルーホールＴ２および第１Ａｌ配線１０を
介して入力端子Ｉ１に接続され、また第２スルーホール
Ｔ２、第１Ａｌ配線１０、第１スルーホールＴ１および
第２Ａｌ配線２０を介して入力端子Ｉ２にも接続されて
いる。
【００１７】ｐチャネルＭＯＳトランジスタのソースで
あるｐ型拡散層２ａ、２ｂは、コンタクトホールＴＣを
介して第１Ａｌ配線１０の正電源配線に接続されてい
る。また、ｎチャネルトランジスタのソースであるｎ型
拡散層４ａ、４ｂはコンタクトホールＴＣ、第１Ａｌ配
線１０および第２スルーホールＴ２を介してポリシリコ
ン配線３０の負電源配線に接続されている。
あるｐ型拡散層２ａ、２ｂは、コンタクトホールＴＣを
介して第１Ａｌ配線１０の正電源配線に接続されてい
る。また、ｎチャネルトランジスタのソースであるｎ型
拡散層４ａ、４ｂはコンタクトホールＴＣ、第１Ａｌ配
線１０および第２スルーホールＴ２を介してポリシリコ
ン配線３０の負電源配線に接続されている。
【００１８】ｐチャネルＭＯＳトランジスタのドレイン
であるｐ型拡散層３とｎチャネルＭＯＳトランジスタの
ドレインであるｎ型拡散層５は、コンタクトホールＴ
Ｃ、第１Ａｌ配線１０を介して接続されており、その第
１Ａｌ配線１０は出力端子Ｏ１と接続されており、また
第１スルーホールＴ１、第２Ａｌ配線２０を介して出力
端子Ｏ２にも接続されている。
であるｐ型拡散層３とｎチャネルＭＯＳトランジスタの
ドレインであるｎ型拡散層５は、コンタクトホールＴ
Ｃ、第１Ａｌ配線１０を介して接続されており、その第
１Ａｌ配線１０は出力端子Ｏ１と接続されており、また
第１スルーホールＴ１、第２Ａｌ配線２０を介して出力
端子Ｏ２にも接続されている。
【００１９】この構造においても、負電源配線をポリシ
リコン配線層で行っているので、第１Ａｌ配線層および
第２Ａｌ配線層の配線領域を小さくできる。以上のよう
に、本実施例によれば、マクロセル間に設定された配線
領域、およびマクロセル内に設定された配線領域を共に
狭くすることができ、さらにスタンダードセル自体の寸
法を小さくすることができるため、チップ面積を縮小す
ることができる。なお、具体的には本実施例により５〜
１０％程度のチップ面積の縮小が可能である。
リコン配線層で行っているので、第１Ａｌ配線層および
第２Ａｌ配線層の配線領域を小さくできる。以上のよう
に、本実施例によれば、マクロセル間に設定された配線
領域、およびマクロセル内に設定された配線領域を共に
狭くすることができ、さらにスタンダードセル自体の寸
法を小さくすることができるため、チップ面積を縮小す
ることができる。なお、具体的には本実施例により５〜
１０％程度のチップ面積の縮小が可能である。
【００２０】図５（ａ）は、本発明の第２の実施例にお
けるマクロセルの構成を示す平面図とそのＦ−Ｆ′線で
の断面図である。なお、本実施例における全体の構成は
図１に示した第１の実施例の場合と同様であるので、そ
の図示および詳細な説明は省略する。
けるマクロセルの構成を示す平面図とそのＦ−Ｆ′線で
の断面図である。なお、本実施例における全体の構成は
図１に示した第１の実施例の場合と同様であるので、そ
の図示および詳細な説明は省略する。
【００２１】図５に示すように、スタンダードセルＣ
1 、Ｃ2 、Ｃ3 には負電源端子Ｇ1 、Ｇ2 よりポリシリ
コン配線３０によって負電源が供給されている。また、
スタンダードセルＣ1 、Ｃ2 、Ｃ3 には正電源端子Ｖ
1 、Ｖ2 より第２Ａｌ配線２０、第１スルーホールＴ１
および第１Ａｌ配線１０によって正電源が供給されてい
る。他のスタンダードセルＣ4 、Ｃ5 、Ｃ6 ；Ｃ7 、Ｃ
8 、Ｃ9 についても同様である。
1 、Ｃ2 、Ｃ3 には負電源端子Ｇ1 、Ｇ2 よりポリシリ
コン配線３０によって負電源が供給されている。また、
スタンダードセルＣ1 、Ｃ2 、Ｃ3 には正電源端子Ｖ
1 、Ｖ2 より第２Ａｌ配線２０、第１スルーホールＴ１
および第１Ａｌ配線１０によって正電源が供給されてい
る。他のスタンダードセルＣ4 、Ｃ5 、Ｃ6 ；Ｃ7 、Ｃ
8 、Ｃ9 についても同様である。
【００２２】先の第１の実施例におけるマクロセルと異
なる点は、セル列間にもポリシリコン配線による負電源
配線が設けられている点である。この構成により、先の
実施例と同様の効果を奏することができる外、負電源配
線の配線抵抗を下げることができ、さらにそのシールド
効果によってスタンダードセル間の結合を抑えノイズを
低下させることができる。
なる点は、セル列間にもポリシリコン配線による負電源
配線が設けられている点である。この構成により、先の
実施例と同様の効果を奏することができる外、負電源配
線の配線抵抗を下げることができ、さらにそのシールド
効果によってスタンダードセル間の結合を抑えノイズを
低下させることができる。
【００２３】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能である。例えば、実施例では負電源配線をポリシリコ
ン配線層で形成し、正電源配線をＡｌ配線により形成し
ていたが、これを逆にして正電源配線をポリシリコン配
線層で、負電源配線をＡｌ配線で形成するようにしても
よい。また、実施例では、下地配線層をポリシリコンに
より形成していたが、これに代え高融点金属シリサイド
あるいはそれを使用したポリサイドを用いることができ
る。なお、本発明は、ビルディングブロック方式やスタ
ンダードセル方式の半導体集積回路装置ばかりでなく、
ゲートアレイ等の他の半導体集積回路装置に対しても適
用が可能なものである。さらに、本発明は２電源方式の
半導体集積回路装置ばかりでなく３電源方式のものにも
適用が可能なものである。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能である。例えば、実施例では負電源配線をポリシリコ
ン配線層で形成し、正電源配線をＡｌ配線により形成し
ていたが、これを逆にして正電源配線をポリシリコン配
線層で、負電源配線をＡｌ配線で形成するようにしても
よい。また、実施例では、下地配線層をポリシリコンに
より形成していたが、これに代え高融点金属シリサイド
あるいはそれを使用したポリサイドを用いることができ
る。なお、本発明は、ビルディングブロック方式やスタ
ンダードセル方式の半導体集積回路装置ばかりでなく、
ゲートアレイ等の他の半導体集積回路装置に対しても適
用が可能なものである。さらに、本発明は２電源方式の
半導体集積回路装置ばかりでなく３電源方式のものにも
適用が可能なものである。
【００２４】
【発明の効果】以上説明したように、本発明による半導
体集積回路装置では、第１種の電源配線をＡｌ配線によ
り形成し、第２種の電源配線をポリシリコン等の下地配
線層により形成するとともに両者を重ね合わせているの
で、半導体集積回路装置の配線領域における電源配線の
面積占有率を減少させることが可能となり、それによっ
て電源配線以外の配線の配線性を向上させることができ
て、配線領域をさらに小さくすることができ、半導体集
積回路装置の集積度を向上させることができる。さら
に、配線性の向上により配線遅延が改善され、半導体集
積回路装置の性能を向上させることができる。また、電
源配線間の静電容量を大きくすることができるので、電
源を介して進入するノイズを抑圧することができる。さ
らに、回路素子領域間の配線領域を負電源配線のポリシ
リコン配線で敷き詰める実施例によれば、電源抵抗を低
減化できるとともに回路素子間の結合を抑制して回路動
作の安定化を図ることができる。
体集積回路装置では、第１種の電源配線をＡｌ配線によ
り形成し、第２種の電源配線をポリシリコン等の下地配
線層により形成するとともに両者を重ね合わせているの
で、半導体集積回路装置の配線領域における電源配線の
面積占有率を減少させることが可能となり、それによっ
て電源配線以外の配線の配線性を向上させることができ
て、配線領域をさらに小さくすることができ、半導体集
積回路装置の集積度を向上させることができる。さら
に、配線性の向上により配線遅延が改善され、半導体集
積回路装置の性能を向上させることができる。また、電
源配線間の静電容量を大きくすることができるので、電
源を介して進入するノイズを抑圧することができる。さ
らに、回路素子領域間の配線領域を負電源配線のポリシ
リコン配線で敷き詰める実施例によれば、電源抵抗を低
減化できるとともに回路素子間の結合を抑制して回路動
作の安定化を図ることができる。
【図１】本発明の第１の実施例の平面図と断面図。
【図２】図１（ａ）のＢ−Ｂ′線での断面図とＣ−Ｃ′
線での断面図。
線での断面図。
【図３】図１の実施例におけるマクロセルの平面図と断
面図。
面図。
【図４】図３のマクロセル内におけるスタンダードセル
の平面図と断面図。
の平面図と断面図。
【図５】本発明の第２の実施例におけるマクロセルの平
面図と断面図。
面図と断面図。
【図６】従来例の平面図と断面図。
【図７】図６の従来例におけるマクロセルの平面図と断
面図。
面図。
【図８】図７のマクロセル内におけるスタンダードセル
の平面図と断面図。
の平面図と断面図。
１ Ｉ／Ｏ領域 ２、２ａ、２ｂ、３ ｐ型拡散層 ４、４ａ、４ｂ、５ ｎ型拡散層 ６ 配線領域 ７ 回路素子領域 １０ 第１Ａｌ配線 ２０ 第２Ａｌ配線 ３０ ポリシリコン配線 Ｂ1 負電源パッド Ｂ2 正電源パッド Ｃ1 〜Ｃ9 、ＣA 〜ＣJ スタンダードセル Ｇ1 〜Ｇ4 負電源端子 Ｉ１、Ｉ２ 入力端子 Ｍ1 〜Ｍ6 マクロセル Ｏ１、Ｏ２ 出力端子 Ｔ１ 第１スルーホール（第２Ａｌ−第１Ａｌ間） Ｔ２ 第２スルーホール（第１Ａｌ−ｐ・Ｓｉ間） ＴＣ コンタクトホール（第１Ａｌ−拡散層間） Ｖ1 〜Ｖ4 正電源端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 Ｌ
Claims (4)
- 【請求項１】 配線領域と、所定の論理ゲートを構成す
る回路素子が配置された回路素子領域とを有し、前記配
線領域内に形成された電源配線により前記回路素子領域
内の回路素子に給電を行う半導体集積回路装置におい
て、前記配線領域において、第１種の電源配線が上層
に、第２種の電源配線が下層に両者が重ね合わされて配
置されていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記配線領域内において、前記第２種の
電源配線は、ポリシリコン、高融点金属シリサイドまた
はポリサイドのいずれかの材料により形成された配線層
のみにより構成されていることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】 前記第２種の電源配線が、負電源配線で
あることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項４】 前記第２種の電源配線が、少なくとも一
部の前記第１種の電源配線の形成されていない配線領域
に敷き詰められていることを特徴とする請求項１記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21655294A JPH0864768A (ja) | 1994-08-18 | 1994-08-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21655294A JPH0864768A (ja) | 1994-08-18 | 1994-08-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864768A true JPH0864768A (ja) | 1996-03-08 |
Family
ID=16690230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21655294A Pending JPH0864768A (ja) | 1994-08-18 | 1994-08-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005447A (ja) * | 2005-06-22 | 2007-01-11 | Nec Electronics Corp | 半導体集積回路装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158162A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | 半導体集積回路 |
| JPH01227469A (ja) * | 1988-03-07 | 1989-09-11 | Fujitsu Ltd | スタティックランダムアクセスメモリ |
| JPH0282552A (ja) * | 1988-09-19 | 1990-03-23 | Fujitsu Ltd | 半導体集積回路 |
| JPH05291251A (ja) * | 1992-04-15 | 1993-11-05 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH0645440A (ja) * | 1992-07-24 | 1994-02-18 | Fujitsu Ltd | 半導体集積回路のレイアウト方法 |
| JPH0697281A (ja) * | 1992-09-11 | 1994-04-08 | Nec Ic Microcomput Syst Ltd | 半導体装置の電極配線構造 |
-
1994
- 1994-08-18 JP JP21655294A patent/JPH0864768A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158162A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | 半導体集積回路 |
| JPH01227469A (ja) * | 1988-03-07 | 1989-09-11 | Fujitsu Ltd | スタティックランダムアクセスメモリ |
| JPH0282552A (ja) * | 1988-09-19 | 1990-03-23 | Fujitsu Ltd | 半導体集積回路 |
| JPH05291251A (ja) * | 1992-04-15 | 1993-11-05 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH0645440A (ja) * | 1992-07-24 | 1994-02-18 | Fujitsu Ltd | 半導体集積回路のレイアウト方法 |
| JPH0697281A (ja) * | 1992-09-11 | 1994-04-08 | Nec Ic Microcomput Syst Ltd | 半導体装置の電極配線構造 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005447A (ja) * | 2005-06-22 | 2007-01-11 | Nec Electronics Corp | 半導体集積回路装置 |
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