JP2602974B2 - Ｃｍｏｓ半導体集積回路装置 - Google Patents
Ｃｍｏｓ半導体集積回路装置Info
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- JP2602974B2 JP2602974B2 JP2046230A JP4623090A JP2602974B2 JP 2602974 B2 JP2602974 B2 JP 2602974B2 JP 2046230 A JP2046230 A JP 2046230A JP 4623090 A JP4623090 A JP 4623090A JP 2602974 B2 JP2602974 B2 JP 2602974B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特に複数段のインバータ回路が構成される
CMOS半導体集積回路装置に関する。
CMOS半導体集積回路装置に関する。
（従来の技術） 第３図（ａ）は従来のCMOS半導体集積回路装置のパタ
ーン平面図であり、第３図（ｂ）は同図（ａ）中のＢ−
Ｂ′線に沿った断面図である。図は２組のインバータ回
路を含み、これが直列に接続された構成となっている。
ーン平面図であり、第３図（ｂ）は同図（ａ）中のＢ−
Ｂ′線に沿った断面図である。図は２組のインバータ回
路を含み、これが直列に接続された構成となっている。
Ｎ型のシリコン半導体基板11上にフィールド絶縁膜12
及びチャネルストッパ層13が形成され、素子領域が分離
されている。基板11の表面には高濃度のＰ型の不純物が
導入されてなるP+型のソース領域14、ドレイン領域15が
それぞれ形成されている。さらに、このソース及びドレ
イン領域14,15の周囲には絶縁膜を隔てて高濃度のＮ型
の不純物が導入されてなるN+型のガードリング拡散領域
16が形成されている。そしてソース及びドレイン領域14
と15の間のチャネル領域上にはゲート絶縁膜を介してゲ
ート電極17が形成されている。このようにして第３図
（ａ）内の１点鎖線で示す２個のＰチャネルMOSトラン
ジスタ18,19が形成されている。
及びチャネルストッパ層13が形成され、素子領域が分離
されている。基板11の表面には高濃度のＰ型の不純物が
導入されてなるP+型のソース領域14、ドレイン領域15が
それぞれ形成されている。さらに、このソース及びドレ
イン領域14,15の周囲には絶縁膜を隔てて高濃度のＮ型
の不純物が導入されてなるN+型のガードリング拡散領域
16が形成されている。そしてソース及びドレイン領域14
と15の間のチャネル領域上にはゲート絶縁膜を介してゲ
ート電極17が形成されている。このようにして第３図
（ａ）内の１点鎖線で示す２個のＰチャネルMOSトラン
ジスタ18,19が形成されている。
また、基板11の表面にはＰ型のウェル領域20が形成さ
れ、この表面において、高濃度のＮ型の不純物が導入さ
れてなるN+型のソース領域21、ドレイン領域22がそれぞ
れ形成されている。さらに、このソース及びドレイン領
域21,22の周囲には絶縁膜を隔てて高濃度のＰ型の不純
物が導入されてなるP+型のガードリング拡散領域23が形
成されている。そしてソース及びドレイン領域21と22の
間のチャネル領域上にはゲート絶縁膜を介してゲート電
極24が形成されている。
れ、この表面において、高濃度のＮ型の不純物が導入さ
れてなるN+型のソース領域21、ドレイン領域22がそれぞ
れ形成されている。さらに、このソース及びドレイン領
域21,22の周囲には絶縁膜を隔てて高濃度のＰ型の不純
物が導入されてなるP+型のガードリング拡散領域23が形
成されている。そしてソース及びドレイン領域21と22の
間のチャネル領域上にはゲート絶縁膜を介してゲート電
極24が形成されている。
このようにして第３図（ａ）内の２点鎖線で示す２個
のＮチャネルMOSトランジスタ25,26が形成されている。
のＮチャネルMOSトランジスタ25,26が形成されている。
一方、低電位電源（GND）供給パッド27は金属配線層2
8を介して２つのＮチャネルMOSトランジスタ25,26のソ
ース領域22及びガードリング拡散領域上の基板コンタク
ト29に接続されている。また、高電位電源（Vcc）供給
パッド30は金属配線層31を介して２つのＰチャネルMOS
トランジスタ18,19のソース領域14及びガードリング拡
散領域上の基板コンタクト32に接続されている。
8を介して２つのＮチャネルMOSトランジスタ25,26のソ
ース領域22及びガードリング拡散領域上の基板コンタク
ト29に接続されている。また、高電位電源（Vcc）供給
パッド30は金属配線層31を介して２つのＰチャネルMOS
トランジスタ18,19のソース領域14及びガードリング拡
散領域上の基板コンタクト32に接続されている。
ＰチャネルMOSトランジスタ18とＮチャネルMOSトラン
ジスタ25とで、ＰチャネルMOSトランジスタ19とＮチャ
ネルMOSトランジスタ26とでそれぞれCMOSインバータ回
路で構成され、トランジスタ18と25とからなるインバー
タ回路の出力がトランジスタ19と26からなるインバータ
回路に入力されている。トランジスタ18と25はゲート入
力端のレベルに応じてオン，オフし、トランジスタ19と
26はトランジスタ18と25からなるインバータ回路の出力
レベルに応じてオン，オフする。トランジスタ19と26か
らなるインバータ回路の出力レベルが金属配線34を介し
て出力パッド35に与えられる。
ジスタ25とで、ＰチャネルMOSトランジスタ19とＮチャ
ネルMOSトランジスタ26とでそれぞれCMOSインバータ回
路で構成され、トランジスタ18と25とからなるインバー
タ回路の出力がトランジスタ19と26からなるインバータ
回路に入力されている。トランジスタ18と25はゲート入
力端のレベルに応じてオン，オフし、トランジスタ19と
26はトランジスタ18と25からなるインバータ回路の出力
レベルに応じてオン，オフする。トランジスタ19と26か
らなるインバータ回路の出力レベルが金属配線34を介し
て出力パッド35に与えられる。
ところで、ＰチャネルMOSトランジスタ18,19のソース
領域14には共通の高電位電源Vccが供給されるように金
属配線層31が設けられている。このため、回路を構成す
る上でレイアウトの自由度が制限されてしまう欠点があ
る。また、一般に出力電流容量の大きい最終出力段（こ
こでは、トランジスタ19,26で構成されるCMOSインバー
タ回路）の供給電源が、それ以外の出力段（ここでは、
トランジスタ18,25で構成されるCMOSインバータ回路）
の給電経路と同じくVcc供給パッド30から金属配線層31
を介して供給されるので、最終出力段のオン、オフによ
る瞬間的な電源の電位変化が生じる。従って、同一の金
属配線でつながっている内部回路への供給電位も変動す
るため、スイッチングノイズの発生、及び誤動作の原因
となる。
領域14には共通の高電位電源Vccが供給されるように金
属配線層31が設けられている。このため、回路を構成す
る上でレイアウトの自由度が制限されてしまう欠点があ
る。また、一般に出力電流容量の大きい最終出力段（こ
こでは、トランジスタ19,26で構成されるCMOSインバー
タ回路）の供給電源が、それ以外の出力段（ここでは、
トランジスタ18,25で構成されるCMOSインバータ回路）
の給電経路と同じくVcc供給パッド30から金属配線層31
を介して供給されるので、最終出力段のオン、オフによ
る瞬間的な電源の電位変化が生じる。従って、同一の金
属配線でつながっている内部回路への供給電位も変動す
るため、スイッチングノイズの発生、及び誤動作の原因
となる。
（発明が解決しようとする課題） このように従来では、各COMS回路にの高電位電源Vcc
を供給する際に共通の金属配線層を介して行っていた。
このため、基板上にVcc供給用の金属配線層を各所に延
長して形成せねばならず、レイアウトの自由度が制限さ
れてしまう欠点がある。また、出力電流容量の大きい最
終出力段とそれ以外の出力段の高電位の給電経路は同じ
になるから、最終出力段のオン、オフによる電位変化が
内部回路に悪影響を及ぼす欠点がある。
を供給する際に共通の金属配線層を介して行っていた。
このため、基板上にVcc供給用の金属配線層を各所に延
長して形成せねばならず、レイアウトの自由度が制限さ
れてしまう欠点がある。また、出力電流容量の大きい最
終出力段とそれ以外の出力段の高電位の給電経路は同じ
になるから、最終出力段のオン、オフによる電位変化が
内部回路に悪影響を及ぼす欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、レイアウトの自由度の向上及びス
イッチングノイズの低減を実現するCMOS半導体集積回路
装置を提供することにある。
であり、その目的は、レイアウトの自由度の向上及びス
イッチングノイズの低減を実現するCMOS半導体集積回路
装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明は、半導体基板主表面上の素子分離領域に囲
まれた部分にＰチャネル型MOSトランジスタ及びＮチャ
ネルMOSトランジスタから構成される複数のCMOS回路を
備えたCMOS半導体集積回路装置において、前記CMOS回路
のうち少なくとも最終出力段の第１のCMOSインバータ回
路と、前記CMOS回路のうち少なくとも前記第１のCMOSイ
ンバータ回路とは異なる最終出力段以外の第２のCMOSイ
ンバータ回路と、前記第１のCMOSインバータ回路に関し
て、Ｐチャネル型MOSトランジスタの拡散層への高電位
電源は電源電位供給パッドから基板上の金属配線層を介
して、またＮチャネル画MOSトランジスタの拡散層への
低電位電源は接地電位供給パッドから基板上の金属配線
層を介して結合するようにした第１の給電手段と、前記
第２のCMOSインバータ回路に関して、Ｐチャネル型MOS
トランジスタの拡散層への高電位電源は前記半導体基板
の低抵抗裏面から与えられ基板内及び前記基板主表面上
の所定の半導体領域に接続された基板上の金属配線層を
介して、またＮチャネル型MOSトランジスタの拡散層へ
の低電位電源は前記接地電位供給パッドから基板上の金
属配線層を介して結合するようにした第２の給電手段と
を具備したことを特徴とする。
まれた部分にＰチャネル型MOSトランジスタ及びＮチャ
ネルMOSトランジスタから構成される複数のCMOS回路を
備えたCMOS半導体集積回路装置において、前記CMOS回路
のうち少なくとも最終出力段の第１のCMOSインバータ回
路と、前記CMOS回路のうち少なくとも前記第１のCMOSイ
ンバータ回路とは異なる最終出力段以外の第２のCMOSイ
ンバータ回路と、前記第１のCMOSインバータ回路に関し
て、Ｐチャネル型MOSトランジスタの拡散層への高電位
電源は電源電位供給パッドから基板上の金属配線層を介
して、またＮチャネル画MOSトランジスタの拡散層への
低電位電源は接地電位供給パッドから基板上の金属配線
層を介して結合するようにした第１の給電手段と、前記
第２のCMOSインバータ回路に関して、Ｐチャネル型MOS
トランジスタの拡散層への高電位電源は前記半導体基板
の低抵抗裏面から与えられ基板内及び前記基板主表面上
の所定の半導体領域に接続された基板上の金属配線層を
介して、またＮチャネル型MOSトランジスタの拡散層へ
の低電位電源は前記接地電位供給パッドから基板上の金
属配線層を介して結合するようにした第２の給電手段と
を具備したことを特徴とする。
（作 用） この発明ではCMOSロジック回路において、最終出力段
のへの電源供給には電極パッド及びそれにつながる金属
配線層を介して供給される第１の給電経路が用いられ、
それ以外の内部回路への電源供給には半導体基板からエ
ピタキシャル層、基板と同一の半導体領域を介して供給
される第２の給電経路が用いられる。
のへの電源供給には電極パッド及びそれにつながる金属
配線層を介して供給される第１の給電経路が用いられ、
それ以外の内部回路への電源供給には半導体基板からエ
ピタキシャル層、基板と同一の半導体領域を介して供給
される第２の給電経路が用いられる。
これにより、回路を構成するのに基板上にVcc供給用
の金属配線層を各所に延長して形成する必要がなくな
り、レイアウトの自由度が増す。また、出力電流容量の
大きい最終出力段のオン、オフによる電位変化は他の出
力段に悪影響を及ぼすことはない。
の金属配線層を各所に延長して形成する必要がなくな
り、レイアウトの自由度が増す。また、出力電流容量の
大きい最終出力段のオン、オフによる電位変化は他の出
力段に悪影響を及ぼすことはない。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図（ａ）はこの発明従来のCMOS半導体集積回路装
置のパターン平面図であり、第１図（ｂ）は同図（ａ）
のＡ−Ａ′線に沿った断面図である。図は２組のインバ
ータ回路を含み、これが直列に接続された構成となって
おり、従来例の第３図と同様の箇所には同符号を付して
説明する。
置のパターン平面図であり、第１図（ｂ）は同図（ａ）
のＡ−Ａ′線に沿った断面図である。図は２組のインバ
ータ回路を含み、これが直列に接続された構成となって
おり、従来例の第３図と同様の箇所には同符号を付して
説明する。
基板１は高濃度のＮ型の不純物が導入されたN+型シリ
コン半導体基板であり、この基板１上にCVD法等によっ
て形成されるＮ型のエピタキシャル層２が堆積されてい
る。このエピタキシャル層２上にフィールド絶縁膜12及
びチャネルストッパ層13が形成され、素子領域が分離さ
れており、周知の技術により第１図（ａ）内の１点鎖線
で示す２個のＰチャネルMOSトランジスタ18,19、２点鎖
線で示す２個のＮチャネルMOSトランジスタ25,26が形成
されている。
コン半導体基板であり、この基板１上にCVD法等によっ
て形成されるＮ型のエピタキシャル層２が堆積されてい
る。このエピタキシャル層２上にフィールド絶縁膜12及
びチャネルストッパ層13が形成され、素子領域が分離さ
れており、周知の技術により第１図（ａ）内の１点鎖線
で示す２個のＰチャネルMOSトランジスタ18,19、２点鎖
線で示す２個のＮチャネルMOSトランジスタ25,26が形成
されている。
一方、低電位電源（GND）供給パッド27は従来と同様
に金属配線層28を介して２つのＮチャネルMOSトランジ
スタ25,26のソース領域22及びガードリング拡散領域上
の基板コンタクト29に接続されている。
に金属配線層28を介して２つのＮチャネルMOSトランジ
スタ25,26のソース領域22及びガードリング拡散領域上
の基板コンタクト29に接続されている。
他方、高電位電源（Vcc）供給パッド30はトランジス
タ18,25で形成されるCMOSインバータ回路と、これにつ
ながるトランジスタ19,26で形成される最終段のCMOSイ
ンバータ回路との接続経路が異なった構造になってい
る。すなわち、Vcc電源は、最終出力段のＰチャネルMOS
トランジスタ19に対しては従来と同様にパッド30から金
属配線層31を介してソース領域14に供給されるが、それ
以外のＰチャネルMOSトランジスタ18に対しては、パッ
ド30のVccを例えば、リードフレーム４を介して基板１
に与え、エピタキシャル層２を介してガードリング拡散
領域16に伝達し、ガードリング拡散領域16とソース領域
14との上を跨ぐ金属配線５を介してソース領域14に供給
されるように構成されている。
タ18,25で形成されるCMOSインバータ回路と、これにつ
ながるトランジスタ19,26で形成される最終段のCMOSイ
ンバータ回路との接続経路が異なった構造になってい
る。すなわち、Vcc電源は、最終出力段のＰチャネルMOS
トランジスタ19に対しては従来と同様にパッド30から金
属配線層31を介してソース領域14に供給されるが、それ
以外のＰチャネルMOSトランジスタ18に対しては、パッ
ド30のVccを例えば、リードフレーム４を介して基板１
に与え、エピタキシャル層２を介してガードリング拡散
領域16に伝達し、ガードリング拡散領域16とソース領域
14との上を跨ぐ金属配線５を介してソース領域14に供給
されるように構成されている。
最終出力段以外のトランジスタは本来、電流駆動能力
は少なくて良い。だから、上記実施例では基板１の抵抗
を比較的小さくすることにより、供給電源からの電圧降
下を極力小さくし、高電位電源供給パッド30から金属配
線31を用いての給電経路と同等の電位を基板から最終出
力段以外の出力段のトランジスタに供給するようにして
いる。
は少なくて良い。だから、上記実施例では基板１の抵抗
を比較的小さくすることにより、供給電源からの電圧降
下を極力小さくし、高電位電源供給パッド30から金属配
線31を用いての給電経路と同等の電位を基板から最終出
力段以外の出力段のトランジスタに供給するようにして
いる。
このようにすれば、回路を構成するのに基板上にVcc
供給用の金属配線層を各所に延長して形成する必要がな
くなり、電流容量の大きい最終出力段の給電経路のみを
基板上の金属配線層を用いれば形成すればよい。
供給用の金属配線層を各所に延長して形成する必要がな
くなり、電流容量の大きい最終出力段の給電経路のみを
基板上の金属配線層を用いれば形成すればよい。
この結果、レイアウトの自由度が増し、パターン設計
が容易になる。例えば、第２図は1kゲート（ゲート回路
が1000個程度形成されている半導体チップ）の従来のチ
ップサイズを1.0とした場合、この発明によってレイア
ウトされたチップサイズを従来のものと比較したゲート
数／サイズ特性曲線である。図中線ａはこの発明による
もので、図中線ｂは従来によるものである。このように
1kゲートでは、この発明でレイアウトされたチップサイ
ズは従来の85％程度のチップサイズとなり、チップ縮小
化に大いに寄与する。
が容易になる。例えば、第２図は1kゲート（ゲート回路
が1000個程度形成されている半導体チップ）の従来のチ
ップサイズを1.0とした場合、この発明によってレイア
ウトされたチップサイズを従来のものと比較したゲート
数／サイズ特性曲線である。図中線ａはこの発明による
もので、図中線ｂは従来によるものである。このように
1kゲートでは、この発明でレイアウトされたチップサイ
ズは従来の85％程度のチップサイズとなり、チップ縮小
化に大いに寄与する。
また、電流容量の大きい最終出力段とそれ以外の電流
容量の小さい内部回路の高電位電源の供給経路が異なる
ことにより、最終出力段のオン、オフによる電位変化は
それ以外の出力段にそれほど影響なく、ノイズによる誤
動作は大幅に低減される。
容量の小さい内部回路の高電位電源の供給経路が異なる
ことにより、最終出力段のオン、オフによる電位変化は
それ以外の出力段にそれほど影響なく、ノイズによる誤
動作は大幅に低減される。
なお、この発明は上記実施例に限定されることはな
く、例えば、Ｎ型のシリコン半導体基板の代わりにＰ型
のシリコン半導体基板で構成する場合は、作り込むチャ
ネル領域等もすべて逆になる。そして、GNDパッドを最
終出力段とそれ以外の出力段の供給経路とをこの発明と
同様に異ならせることによって構成することができる。
く、例えば、Ｎ型のシリコン半導体基板の代わりにＰ型
のシリコン半導体基板で構成する場合は、作り込むチャ
ネル領域等もすべて逆になる。そして、GNDパッドを最
終出力段とそれ以外の出力段の供給経路とをこの発明と
同様に異ならせることによって構成することができる。
［発明の効果］ 以上説明したようにこの発明によれば、最終出力段の
インバータ回路への電源供給には電極パッド及びそれに
つながる金属配線層を介して供給される第１の給電経路
が用いられ、それ以外の内部回路への電源供給には半導
体基板内を介して供給される第２の給電経路が用いられ
るので、レイアウトの自由度の向上及びスイッチングノ
イズの低減が可能なCMOS半導体集積回路装置を提供する
ことができる。
インバータ回路への電源供給には電極パッド及びそれに
つながる金属配線層を介して供給される第１の給電経路
が用いられ、それ以外の内部回路への電源供給には半導
体基板内を介して供給される第２の給電経路が用いられ
るので、レイアウトの自由度の向上及びスイッチングノ
イズの低減が可能なCMOS半導体集積回路装置を提供する
ことができる。
第１図は（ａ）はこの発明のCMOS半導体集積回路装置の
構成を示すパターン平面図、同図（ｂ）は同図（ａ）中
のＡ−Ａ′線に沿った断面図、第２図はチップサイズを
比較したゲート数／サイズ特性曲線、第３図（ａ）は従
来のCMOS半導体集積回路装置の構成を示すパターン平面
図、同図（ｂ）は同図（ａ）中のＢ−Ｂ′線に沿った断
面図である。 １……N+型シリコン半導体基板、２……エピタキシャル
層、４……リードフレーム、５、28、31、34……金属配
線層、12……フィールド絶縁膜、13……チャネルストッ
パ層、14,21……ソース領域、15,22……ドレイン領域、
16,23……ガードリング拡散領域、17,24……ゲート電
極、18,19……ＰチャネルMOSトランジスタ、20……ウェ
ル領域、25,26……ＮチャネルMOSトランジスタ、27……
低電位電源供給パッド、29……基板コンタクト、30……
高電位電源供給パッド、35……出力パッド。
構成を示すパターン平面図、同図（ｂ）は同図（ａ）中
のＡ−Ａ′線に沿った断面図、第２図はチップサイズを
比較したゲート数／サイズ特性曲線、第３図（ａ）は従
来のCMOS半導体集積回路装置の構成を示すパターン平面
図、同図（ｂ）は同図（ａ）中のＢ−Ｂ′線に沿った断
面図である。 １……N+型シリコン半導体基板、２……エピタキシャル
層、４……リードフレーム、５、28、31、34……金属配
線層、12……フィールド絶縁膜、13……チャネルストッ
パ層、14,21……ソース領域、15,22……ドレイン領域、
16,23……ガードリング拡散領域、17,24……ゲート電
極、18,19……ＰチャネルMOSトランジスタ、20……ウェ
ル領域、25,26……ＮチャネルMOSトランジスタ、27……
低電位電源供給パッド、29……基板コンタクト、30……
高電位電源供給パッド、35……出力パッド。
Claims (1)
- 【請求項１】半導体基板主表面上の素子分離領域に囲ま
れた部分にＰチャネル型MOSトランジスタ及びＮチャネ
ルMOSトランジスタから構成される複数のCMOS回路を備
えたCMOS半導体集積回路装置において、 前記CMOS回路のうち少なくとも最終出力段の第１のCMOS
インバータ回路と、 前記CMOS回路のうち少なくとも前記第１のCMOSインバー
タ回路とは異なる最終出力段以外の第２のCMOSインバー
タ回路と、 前記第１のCMOSインバータ回路に関して、Ｐチャネル型
MOSトランジスタの拡散層への高電位電源は電源電位供
給パッドから基板上の金属配線層を介して、またＮチャ
ネル型MOSトランジスタの拡散層への低電位電源は接地
電位供給パッドから基板上の金属配線層を介して結合す
るようにした第１の給電手段と、 前記第２のCMOSインバータ回路に関して、Ｐチャネル型
MOSトランジスタの拡散層への高電位電源は前記半導体
基板の低抵抗裏面から与えられ基板内及び前記基板主表
面上の所定の半導体領域に接続された基板上の金属配線
層を介して、またＮチャネル型MOSトランジスタの拡散
層への低電位電源は前記接地電位供給パッドから基板上
の金属配線層を介して結合するようにした第２の給電手
段と を具備したことを特徴とするCMOS半導体集積回路。
Priority Applications (3)
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|---|---|---|---|
| JP2046230A JP2602974B2 (ja) | 1990-02-27 | 1990-02-27 | Ｃｍｏｓ半導体集積回路装置 |
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| US07/661,013 US5083179A (en) | 1990-02-27 | 1991-02-26 | CMOS semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046230A JP2602974B2 (ja) | 1990-02-27 | 1990-02-27 | Ｃｍｏｓ半導体集積回路装置 |
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|---|---|
| JPH03248554A JPH03248554A (ja) | 1991-11-06 |
| JP2602974B2 true JP2602974B2 (ja) | 1997-04-23 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (3)
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