JPH0314232B2 - - Google Patents
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- JPH0314232B2 JPH0314232B2 JP60049359A JP4935985A JPH0314232B2 JP H0314232 B2 JPH0314232 B2 JP H0314232B2 JP 60049359 A JP60049359 A JP 60049359A JP 4935985 A JP4935985 A JP 4935985A JP H0314232 B2 JPH0314232 B2 JP H0314232B2
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- 239000000758 substrate Substances 0.000 claims description 85
- 230000003071 parasitic effect Effects 0.000 claims description 53
- 239000004065 semiconductor Substances 0.000 claims description 39
- 239000012535 impurity Substances 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 19
- 229910052782 aluminium Inorganic materials 0.000 description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、所謂ラツチアツプの耐性を向上し
たCMOS半導体装置に関する。
たCMOS半導体装置に関する。
［発明の技術的背景とその問題点］
近年の半導体技術の発展により、集積回路の集
積度が上がるにつれてチツプ内での消費電力が増
加する傾向にある。このため、最近では最も消費
電力の少ないCMOS回路を用いて集積回路を構
成して、消費電力の低減を図つている。しかしな
がら、SOI構造をとらない通常のCMOS回路にお
いては、構造的にPNPN接合が存在して、寄生
サイリスタが構成されることになり、電源雑音等
により入力端子に過電流が印加されると、寄生サ
イリスタがターンオンして過電流が流れ続け、所
謂ラツチアツプを生じ素子破壊を招くという問題
があつた。そこで、このラツチアツプを防止する
ために、例えばガードリングと呼ばれる基板コン
タクトあるいはウエルコンタクトをCMOS回路
を構成するMOSトランジスタの周囲に形成した
CMOS半導体装置が提案されている。
積度が上がるにつれてチツプ内での消費電力が増
加する傾向にある。このため、最近では最も消費
電力の少ないCMOS回路を用いて集積回路を構
成して、消費電力の低減を図つている。しかしな
がら、SOI構造をとらない通常のCMOS回路にお
いては、構造的にPNPN接合が存在して、寄生
サイリスタが構成されることになり、電源雑音等
により入力端子に過電流が印加されると、寄生サ
イリスタがターンオンして過電流が流れ続け、所
謂ラツチアツプを生じ素子破壊を招くという問題
があつた。そこで、このラツチアツプを防止する
ために、例えばガードリングと呼ばれる基板コン
タクトあるいはウエルコンタクトをCMOS回路
を構成するMOSトランジスタの周囲に形成した
CMOS半導体装置が提案されている。
第９図は、ガードリングを形成したCMOSイ
ンバータ回路の一従来例を示すパターン平面図で
ある。同図において、１０１はＰ型シリコン基板
（以下「基板」と呼ぶ。）であり、この基板１０１
上にＰチヤンネルMOS型トランジスタ（以下
「PMOSトランジスタ」と呼ぶ。）１０３と、Ｎ
チヤンネルMOS型トランジスタ（以下「NMOS
トランジスタ」と呼ぶ。）１０５が形成され、こ
の両トランジスタによりCMOSインバータ回路
が構成されている。
ンバータ回路の一従来例を示すパターン平面図で
ある。同図において、１０１はＰ型シリコン基板
（以下「基板」と呼ぶ。）であり、この基板１０１
上にＰチヤンネルMOS型トランジスタ（以下
「PMOSトランジスタ」と呼ぶ。）１０３と、Ｎ
チヤンネルMOS型トランジスタ（以下「NMOS
トランジスタ」と呼ぶ。）１０５が形成され、こ
の両トランジスタによりCMOSインバータ回路
が構成されている。
基板１０１には、Ｎ型のウエル（以下「ｎウエ
ル」と呼ぶ。）１０７が形成され、さらにこのｎ
ウエル１０７の中に所定間隔だけ離れて一対のＰ
型の領域１０９，１１１が形成されて、PMOS
トランジスタ１０３のソース及びドレインを構成
しており（以下１０９を「PMOSソース領域」，
１１１を「PMOSドレイン領域」と呼ぶ。）、
PMOSソース領域１０９はアルミ配線１１３に
よりVDD端子１４５に接続され、PMOSドレイン
領域１１１はアルミ配線１１３により出力端子１
５１に接続されている。そして、PMOSソース
領域１０９とPMOSドレイン領域１１１との間
の基板１０１の表面上にポリシリコンにより後述
するNMOSトランジスタ１０５と共通のゲート
電極１１５が形成され、このゲート電極１１５は
アルミ配線１１３により入力端子１４９に接続さ
れている。なお、ウエルコンタクト１１７がｎウ
エル１０７の中に設けられ、このウエルコンタク
ト１１７とVDD端子１４５とがアルミ配線１１３
により接続されている。
ル」と呼ぶ。）１０７が形成され、さらにこのｎ
ウエル１０７の中に所定間隔だけ離れて一対のＰ
型の領域１０９，１１１が形成されて、PMOS
トランジスタ１０３のソース及びドレインを構成
しており（以下１０９を「PMOSソース領域」，
１１１を「PMOSドレイン領域」と呼ぶ。）、
PMOSソース領域１０９はアルミ配線１１３に
よりVDD端子１４５に接続され、PMOSドレイン
領域１１１はアルミ配線１１３により出力端子１
５１に接続されている。そして、PMOSソース
領域１０９とPMOSドレイン領域１１１との間
の基板１０１の表面上にポリシリコンにより後述
するNMOSトランジスタ１０５と共通のゲート
電極１１５が形成され、このゲート電極１１５は
アルミ配線１１３により入力端子１４９に接続さ
れている。なお、ウエルコンタクト１１７がｎウ
エル１０７の中に設けられ、このウエルコンタク
ト１１７とVDD端子１４５とがアルミ配線１１３
により接続されている。
また基板１０１には、所定間隔だけ離れて一対
のＮ型の領域１１９，１２１が形成され、この領
域１１９，１２１がNMOSトランジスタ１０５
のドレイン及びソースを構成しており（以下１１
９を「NMOSドレイン領域」，１２１を
「NMOSソース領域」と呼ぶ。）、NMOSドレイ
ン領域１１９はアルミ配線１１３により出力端子
１５１に接続され、NMOSソース領域１２１は
アルミ配線１１３によりVSS端子１４７に接続さ
れている。そして、NMOSドレイン領域１１９
とNMOSソース領域１２１との間の基板１０１
の表面上にポリシリコンによりゲート電極１１５
が形成され、このゲート電極１１５はアルミ配線
１１３により入力端子１４９に接続されている。
なお、基板１０１には基板コンタクト１２３が形
成され、この基板コンタクト１２３とVSS端子１
４７とがアルミ配線１１３により接続されてい
る。
のＮ型の領域１１９，１２１が形成され、この領
域１１９，１２１がNMOSトランジスタ１０５
のドレイン及びソースを構成しており（以下１１
９を「NMOSドレイン領域」，１２１を
「NMOSソース領域」と呼ぶ。）、NMOSドレイ
ン領域１１９はアルミ配線１１３により出力端子
１５１に接続され、NMOSソース領域１２１は
アルミ配線１１３によりVSS端子１４７に接続さ
れている。そして、NMOSドレイン領域１１９
とNMOSソース領域１２１との間の基板１０１
の表面上にポリシリコンによりゲート電極１１５
が形成され、このゲート電極１１５はアルミ配線
１１３により入力端子１４９に接続されている。
なお、基板１０１には基板コンタクト１２３が形
成され、この基板コンタクト１２３とVSS端子１
４７とがアルミ配線１１３により接続されてい
る。
また、PMOSトランジスタ１０３が形成され
ている領域とNMOSトランジスタ１０５が形成
されている領域との境界の基板１０１側には、こ
の基板１０１と同じ導電型即ちＰ型の拡散層によ
りガードリング１２７が形成されており、このガ
ードリング１２７はアルミ配線１１３によりVSS
端子１４７に接続されている。
ている領域とNMOSトランジスタ１０５が形成
されている領域との境界の基板１０１側には、こ
の基板１０１と同じ導電型即ちＰ型の拡散層によ
りガードリング１２７が形成されており、このガ
ードリング１２７はアルミ配線１１３によりVSS
端子１４７に接続されている。
第１０図は第９図の概略の断面図であり、
CMOS構造において存在する寄生トランジスタ
及び寄生抵抗により構成される寄生サイリスタの
近似的な等価回路が図示してある。同図におい
て、１２９は縦型寄生pnpバイポーラトランジス
タ（以下「pnpトランジスタ」と呼ぶ。）で、こ
のpnpトランジスタ１２９は、Ｐ型のPMOSソー
ス領域１０９をエミツタとし、基板１０１に形成
されたｎウエル１０７をベースとし、Ｐ型の基板
１０１をコレクタとして形成されている。また１
３１は横型寄生npnバイポーラトランジスタ（以
下「npnトランジスタ」と呼ぶ。）で、このnpnト
ランジスタ１３１は、Ｎ型のNMOSソース領域
をエミツタとし、Ｐ型の基板１０１をベースと
し、基板１０１に形成されたｎウエル１０７をコ
レクタとして形成されている。そして、pnpトラ
ンジスタ１２９のエミツタはVDD端子１４５に接
続され、pnpトランジスタ１２９のベースは寄生
ウエル抵抗１３３を介してVDD端子１４５に接続
されているとともにnpnトランジスタ１３１の寄
生コレクタ抵抗１４１を介してnpnトランジスタ
１３１のコレクタに接続されている。また、pnp
トランジスタ１２９のコレクタは、このpnpトラ
ンジスタ１２９のコレクタ寄生抵抗１４３を介し
てnpnトランジスタ１３１のベースに接続され、
このnpnトランジスタ１３１のベースは、並列接
続された寄生基板抵抗１３５と寄生ガードリング
抵抗１３９を介してVSS端子１４７に接続されて
おり、npnトランジスタ１３１のエミツタはVSS
端子１４７に直接接続されている。
CMOS構造において存在する寄生トランジスタ
及び寄生抵抗により構成される寄生サイリスタの
近似的な等価回路が図示してある。同図におい
て、１２９は縦型寄生pnpバイポーラトランジス
タ（以下「pnpトランジスタ」と呼ぶ。）で、こ
のpnpトランジスタ１２９は、Ｐ型のPMOSソー
ス領域１０９をエミツタとし、基板１０１に形成
されたｎウエル１０７をベースとし、Ｐ型の基板
１０１をコレクタとして形成されている。また１
３１は横型寄生npnバイポーラトランジスタ（以
下「npnトランジスタ」と呼ぶ。）で、このnpnト
ランジスタ１３１は、Ｎ型のNMOSソース領域
をエミツタとし、Ｐ型の基板１０１をベースと
し、基板１０１に形成されたｎウエル１０７をコ
レクタとして形成されている。そして、pnpトラ
ンジスタ１２９のエミツタはVDD端子１４５に接
続され、pnpトランジスタ１２９のベースは寄生
ウエル抵抗１３３を介してVDD端子１４５に接続
されているとともにnpnトランジスタ１３１の寄
生コレクタ抵抗１４１を介してnpnトランジスタ
１３１のコレクタに接続されている。また、pnp
トランジスタ１２９のコレクタは、このpnpトラ
ンジスタ１２９のコレクタ寄生抵抗１４３を介し
てnpnトランジスタ１３１のベースに接続され、
このnpnトランジスタ１３１のベースは、並列接
続された寄生基板抵抗１３５と寄生ガードリング
抵抗１３９を介してVSS端子１４７に接続されて
おり、npnトランジスタ１３１のエミツタはVSS
端子１４７に直接接続されている。
第１１図は、第１０図に示した寄生サイリスタ
の近似的な等価回路だけを抜き出し示した図であ
る。このような回路構成において、ラツチアツプ
現象としては、端子Ａから電流Itrgが流れてpnp
トランジスタ１２９がON状態となりコレクタ電
流が流れてnpnトランジスタ１３１がON状態と
なり、寄生サイリスタがターンオンすることで発
生する。そして、この回路においては、寄生基板
抵抗１３５の抵抗値をRp、寄生ガードリング抵
抗１３９の抵抗値をrgとすると、ガードリング抵
抗１３９が寄生基板抵抗１３５に並列接続され、
ガードリングを設けない場合に比べて寄生基板抵
抗１３５の実質的に、RpからRp・rg／（Rp＋
rg）に減少している。そのために、例えば電源雑
音等により端子Ａから電流Itrgが流れ出しpnpト
ランジスタ１２９がON状態となり、コレクタ電
流が流れることによりラツチアツプを引き起すの
に必要なpnpトランジスタ１２９のコレクタ電流
としては、ガードリングを設けない場合に比べて
約（Rp＋rg）／rg倍に増加することになる。す
なわち、ガードリングを設けた場合の電流Itrgと
設けない場合の電流Itrgとは、次にような違いが
出ることになる。ガードリングを設けない場合に
ラツチアツプを引き起す電流Itrgの値をIthとす
ると、Ithは次式により示される。
の近似的な等価回路だけを抜き出し示した図であ
る。このような回路構成において、ラツチアツプ
現象としては、端子Ａから電流Itrgが流れてpnp
トランジスタ１２９がON状態となりコレクタ電
流が流れてnpnトランジスタ１３１がON状態と
なり、寄生サイリスタがターンオンすることで発
生する。そして、この回路においては、寄生基板
抵抗１３５の抵抗値をRp、寄生ガードリング抵
抗１３９の抵抗値をrgとすると、ガードリング抵
抗１３９が寄生基板抵抗１３５に並列接続され、
ガードリングを設けない場合に比べて寄生基板抵
抗１３５の実質的に、RpからRp・rg／（Rp＋
rg）に減少している。そのために、例えば電源雑
音等により端子Ａから電流Itrgが流れ出しpnpト
ランジスタ１２９がON状態となり、コレクタ電
流が流れることによりラツチアツプを引き起すの
に必要なpnpトランジスタ１２９のコレクタ電流
としては、ガードリングを設けない場合に比べて
約（Rp＋rg）／rg倍に増加することになる。す
なわち、ガードリングを設けた場合の電流Itrgと
設けない場合の電流Itrgとは、次にような違いが
出ることになる。ガードリングを設けない場合に
ラツチアツプを引き起す電流Itrgの値をIthとす
ると、Ithは次式により示される。
Ith＝VF／RN＋VF／Rp・βp
ここで、VFはpnpトランジスタ１２９のベー
ス・エミツタ間のフオーワード電圧、RNは寄生
ウエル抵抗１３３の抵抗値、βpはpnpトランジス
タ１２９のエミツタ接地電流増幅率である。また
ガードリングを設けた場合におけるラツチアツプ
を引き起す電流Itrgの値をIthgとすると、前述し
たように基板抵抗がRpからRp・rg／（Rp＋rg）
に減少するために、Ithgは次式により示される。
ス・エミツタ間のフオーワード電圧、RNは寄生
ウエル抵抗１３３の抵抗値、βpはpnpトランジス
タ１２９のエミツタ接地電流増幅率である。また
ガードリングを設けた場合におけるラツチアツプ
を引き起す電流Itrgの値をIthgとすると、前述し
たように基板抵抗がRpからRp・rg／（Rp＋rg）
に減少するために、Ithgは次式により示される。
Ithg＝VF／RN＋VF（Rp＋rg）
／Rp・rg・βp
結果として、上述した式から、ガードリングを
設けた場合にラツチアツプを引き起すために必要
な電流Ithgはガードリングを設けない場合に比べ
てVF／rg・βpだけ増加することになる。
設けた場合にラツチアツプを引き起すために必要
な電流Ithgはガードリングを設けない場合に比べ
てVF／rg・βpだけ増加することになる。
したがつて、上述したように基板１０１にこの
基板１０１と同じ導電型のガードリング領域を設
けることにより、ラツチアツプを引き起すのに必
要な電流Ithgを増加させ、ラツチアツプを生じに
くくしている。しかしながら、CMOS半導体装
置の集積度が上がり、ＰチヤンネルMOSトラン
ジスタが形成される領域とＮチヤンネルMOSト
ランジスタが形成される領域とが接近すると、寄
生バイポーラトランジスタの電流増幅率が増加す
るために、ラツチアツプを引き起す電流Ithの増
加分VF／rg・βpは少さくなり、ガードリングを
設けることによるラツチアツプを防止する効果は
低減してしまうという問題がある。なお、ｎウエ
ル１０７の領域にガードリングを設けた場合に
も、上述したと同様のことがいえる。
基板１０１と同じ導電型のガードリング領域を設
けることにより、ラツチアツプを引き起すのに必
要な電流Ithgを増加させ、ラツチアツプを生じに
くくしている。しかしながら、CMOS半導体装
置の集積度が上がり、ＰチヤンネルMOSトラン
ジスタが形成される領域とＮチヤンネルMOSト
ランジスタが形成される領域とが接近すると、寄
生バイポーラトランジスタの電流増幅率が増加す
るために、ラツチアツプを引き起す電流Ithの増
加分VF／rg・βpは少さくなり、ガードリングを
設けることによるラツチアツプを防止する効果は
低減してしまうという問題がある。なお、ｎウエ
ル１０７の領域にガードリングを設けた場合に
も、上述したと同様のことがいえる。
［発明の目的］
この発明は、上記に鑑みてなされたもので、そ
の目的とするところは、ガードリングを用いてラ
ツチアツプの耐性を向上したCMOS半導体装置
に関する。
の目的とするところは、ガードリングを用いてラ
ツチアツプの耐性を向上したCMOS半導体装置
に関する。
［発明の概要］
第１導電型の半導体基板に形成された第２導電
型のMOSトランジスタと、前記半導体基板の一
部に形成された第２導電型のウエル領域と、前記
ウエル領域に形成された第１導電型のMOSトラ
ンジスタと、前記第１導電型のMOSトランジス
タのソース領域あるいはドレイン領域と前記第２
導電型のMOSトランジスタのソース領域あるい
はドレイン領域と前記半導体基板と前記ウエル領
域とで構成される寄生サイリスタの電流経路であ
つて前記半導体基板と前記ウエル領域との境界近
傍における前記半導体基板中あるいは前記ウエル
領域中の少なくともいずれか一方に逆の導電型で
形成され、抵抗体を介して所定のバイアスが印加
されるガードリングとから構成される。
型のMOSトランジスタと、前記半導体基板の一
部に形成された第２導電型のウエル領域と、前記
ウエル領域に形成された第１導電型のMOSトラ
ンジスタと、前記第１導電型のMOSトランジス
タのソース領域あるいはドレイン領域と前記第２
導電型のMOSトランジスタのソース領域あるい
はドレイン領域と前記半導体基板と前記ウエル領
域とで構成される寄生サイリスタの電流経路であ
つて前記半導体基板と前記ウエル領域との境界近
傍における前記半導体基板中あるいは前記ウエル
領域中の少なくともいずれか一方に逆の導電型で
形成され、抵抗体を介して所定のバイアスが印加
されるガードリングとから構成される。
［発明の効果］
CMOS回路を構成する半導体基板とウエル領
域との境界近傍であつて、寄生サイリスタの電流
経路にあたる半導体基板中あるいはウエル領域中
の少なくともいずれか一方に逆の導電型のガード
リングを形成し、このガードリングに抵抗を介し
て所定のバイアスを印加するようにしたので、
CMOS構造に存在する寄生サイリスタのターン
オンを防止して、ラツチアツプの耐性を向上させ
ることができる。
域との境界近傍であつて、寄生サイリスタの電流
経路にあたる半導体基板中あるいはウエル領域中
の少なくともいずれか一方に逆の導電型のガード
リングを形成し、このガードリングに抵抗を介し
て所定のバイアスを印加するようにしたので、
CMOS構造に存在する寄生サイリスタのターン
オンを防止して、ラツチアツプの耐性を向上させ
ることができる。
［発明の実施例］
以下、図面を用いてこの発明の実施例を説明す
る。
る。
第１図は、この発明の第１の実施例に係る
CMOS半導体装置の構造を示すパターン平面図
である。同図において、１はＰ型シリコン基板
（以下「基板」と呼ぶ。）であり、この基板１上に
ＮチヤンネルMOS型トランジスタ（以下
「NMOSトランジスタ」と呼ぶ。）５が形成され、
基板１に形成されたｎウエルの中にＰチヤンネル
MOS型トランジスタ（以下「PMOSトランジス
タ」と呼ぶ。）３が形成され、この両トランジス
タによりCMOSインバータ回路が構成されてい
る。
CMOS半導体装置の構造を示すパターン平面図
である。同図において、１はＰ型シリコン基板
（以下「基板」と呼ぶ。）であり、この基板１上に
ＮチヤンネルMOS型トランジスタ（以下
「NMOSトランジスタ」と呼ぶ。）５が形成され、
基板１に形成されたｎウエルの中にＰチヤンネル
MOS型トランジスタ（以下「PMOSトランジス
タ」と呼ぶ。）３が形成され、この両トランジス
タによりCMOSインバータ回路が構成されてい
る。
基板１には、Ｎ型のウエル（以下「ｎウエル」
と呼ぶ。）７が形成され、さらにこのｎウエル７
の中に所定間隔だけ離れて一対のＰ型の領域９，
１１が形成されて、PMOSトランジスタ３のソ
ース及びドレインを構成しており（以下９を
「PMOSソース領域」、１１を「PMOSドレイン
領域」と呼ぶ。）、PMOSソース領域９は、アル
ミ配線１３によりVDD端子４７に接続され、
PMOSドレイン領域１１は、アルミ配線１３に
より出力端子５１に接続されている。そして
PMOSソース領域９とPMOSドレイン領域１１
との間の基板１の表面上にポリシリコンにより
NMOSトランジスタ５と共通のPMOSトランジ
スタ３のゲート電極１５が形成され、このゲート
電極１５はアルミ配線１３により入力端子５３に
接続され、PMOSトランジスタ３が構成されて
いる。なお、ウエルコンタクト１７がｎウエル７
の中に設けられアルミ配線１３によりVDD端子４
７に接続されており、ｎウエル７がVDDレベルに
固定されている。
と呼ぶ。）７が形成され、さらにこのｎウエル７
の中に所定間隔だけ離れて一対のＰ型の領域９，
１１が形成されて、PMOSトランジスタ３のソ
ース及びドレインを構成しており（以下９を
「PMOSソース領域」、１１を「PMOSドレイン
領域」と呼ぶ。）、PMOSソース領域９は、アル
ミ配線１３によりVDD端子４７に接続され、
PMOSドレイン領域１１は、アルミ配線１３に
より出力端子５１に接続されている。そして
PMOSソース領域９とPMOSドレイン領域１１
との間の基板１の表面上にポリシリコンにより
NMOSトランジスタ５と共通のPMOSトランジ
スタ３のゲート電極１５が形成され、このゲート
電極１５はアルミ配線１３により入力端子５３に
接続され、PMOSトランジスタ３が構成されて
いる。なお、ウエルコンタクト１７がｎウエル７
の中に設けられアルミ配線１３によりVDD端子４
７に接続されており、ｎウエル７がVDDレベルに
固定されている。
また基板１には、所定間隔だけ離れて一対のＮ
型の領域１９，２１が形成されて、NMOSトラ
ンジスタ５のドレイン及びソースを構成しており
（以下１９を「NMOSドレイン領域」、２１を
「NMOSソース領域」と呼ぶ。）、NMOSドレイ
ン領域１９は、アルミ配線１３により出力端子５
１に接続され、NMOSソース領域２１は、アル
ミ配線１３によりVSS端子４９に接続されている。
そして、NMOSドレイン領域１９とNMOSソー
ス領域２１との間の基板１の表面上にポリシリコ
ンによりNMOSトランジスタ５のゲート電極１
５が形成されており、このゲート電極１５はアル
ミ配線１３により入力端子５３に接続され、
NMOSトランジスタ５が構成されている。なお、
基板コンタクト２３が基板１に設けられアルミ配
線１３によりVSS端子４９に接続されており、基
板１がVSSレベルに固定されている。
型の領域１９，２１が形成されて、NMOSトラ
ンジスタ５のドレイン及びソースを構成しており
（以下１９を「NMOSドレイン領域」、２１を
「NMOSソース領域」と呼ぶ。）、NMOSドレイ
ン領域１９は、アルミ配線１３により出力端子５
１に接続され、NMOSソース領域２１は、アル
ミ配線１３によりVSS端子４９に接続されている。
そして、NMOSドレイン領域１９とNMOSソー
ス領域２１との間の基板１の表面上にポリシリコ
ンによりNMOSトランジスタ５のゲート電極１
５が形成されており、このゲート電極１５はアル
ミ配線１３により入力端子５３に接続され、
NMOSトランジスタ５が構成されている。なお、
基板コンタクト２３が基板１に設けられアルミ配
線１３によりVSS端子４９に接続されており、基
板１がVSSレベルに固定されている。
そして、PMOSトランジスタ３が形成されて
いる領域とNMOSトランジスタ５が形成されて
いる領域との境界の基板１側に、この基板１と逆
の導電型即ちＮ型の拡散層によりガードリング２
５が形成されており、このガードリング２５は、
ポリシリコン配線２７により基板コンタクト５５
と接続され、基板１を介してVSS端子４９に接続
されている。なお、上述のように、ガードリング
２５はポリシリコンを用いて基板コンタクト５５
に接続されているが、多層配線工程により例えば
アルミ等の配線材料を用いてもよい。
いる領域とNMOSトランジスタ５が形成されて
いる領域との境界の基板１側に、この基板１と逆
の導電型即ちＮ型の拡散層によりガードリング２
５が形成されており、このガードリング２５は、
ポリシリコン配線２７により基板コンタクト５５
と接続され、基板１を介してVSS端子４９に接続
されている。なお、上述のように、ガードリング
２５はポリシリコンを用いて基板コンタクト５５
に接続されているが、多層配線工程により例えば
アルミ等の配線材料を用いてもよい。
第２図は、第１図の概略の断面図であり、
CMOS構造において存在する寄生トランジスタ
及び寄生抵抗により構成される寄生サイリスタの
近似的な等価回路が図示してある。また第３図
は、第２図に図示されている寄生サイリスタの近
似的な等価回路だけを抜き出し示した回路図であ
る。第２図において、２９は縦型寄生pnpバイポ
ーラトランジスタ（以下「pnpトランジスタ」と
呼ぶ。）で、このpnpトランジスタ２９は、Ｐ型
のPMOSソース領域９をエミツタとし、基板１
に形成されたｎウエル７をベースとし、Ｐ型の基
板１をコレクタとして形成されている。３１は横
型寄生npnバイポーラトランジスタ（以下「npn
トランジスタ」と呼ぶ。）で、このnpnトランジ
スタ３１は、Ｎ型のNMOSソース領域２１をエ
ミツタとし、Ｐ型の基板１をベースとし、基板１
に形成されたｎウエル７をコレクタとして形成さ
れている。また、４５はガードリングを基板１に
設けることにより形成される縦型寄生npnバイポ
ーラトランジスタ（以下「npnトランジスタ」と
呼ぶ。）で、このnpnトランジスタ４５は、Ｎ型
の拡散層により形成されるガードリング２５をエ
ミツタとし、Ｐ型の基板１をベースとし、基板１
に形成されたｎウエル７をコレクタとして形成さ
れている。
CMOS構造において存在する寄生トランジスタ
及び寄生抵抗により構成される寄生サイリスタの
近似的な等価回路が図示してある。また第３図
は、第２図に図示されている寄生サイリスタの近
似的な等価回路だけを抜き出し示した回路図であ
る。第２図において、２９は縦型寄生pnpバイポ
ーラトランジスタ（以下「pnpトランジスタ」と
呼ぶ。）で、このpnpトランジスタ２９は、Ｐ型
のPMOSソース領域９をエミツタとし、基板１
に形成されたｎウエル７をベースとし、Ｐ型の基
板１をコレクタとして形成されている。３１は横
型寄生npnバイポーラトランジスタ（以下「npn
トランジスタ」と呼ぶ。）で、このnpnトランジ
スタ３１は、Ｎ型のNMOSソース領域２１をエ
ミツタとし、Ｐ型の基板１をベースとし、基板１
に形成されたｎウエル７をコレクタとして形成さ
れている。また、４５はガードリングを基板１に
設けることにより形成される縦型寄生npnバイポ
ーラトランジスタ（以下「npnトランジスタ」と
呼ぶ。）で、このnpnトランジスタ４５は、Ｎ型
の拡散層により形成されるガードリング２５をエ
ミツタとし、Ｐ型の基板１をベースとし、基板１
に形成されたｎウエル７をコレクタとして形成さ
れている。
そして、pnpトランジスタ２９のエミツタは
VDD端子４７に接続され、ベースはnpnトランジ
スタ４５のコレクタに接続されているとともに、
寄生ウエル抵抗３３を介してVDD端子４７に接続
され、npnトランジスタ３１のコレクタ寄生抵抗
３９を介してnpnトランジスタ３１のコレクタに
接続されている。またpnpトランジスタ２９のコ
レクタは、pnpトランジスタ２９のコレクタ寄生
抵抗４１を介してnpnトランジスタ４５のベース
に接続され、このnpnトランジスタ４５のベース
は、npnトランジスタ３１のベース直列抵抗４３
を介してnpnトランジスタ３１のベースに接続さ
れ、このnpnトランジスタ３１のベースは、寄生
基板抵抗３５を介してVSS端子４９に接続されて
いる。また、npnトランジスタ３１のエミツタは
VSS端子４９に直接接続され、npnトランジスタ
４５のエミツタは、このnpnトランジスタ４５の
エミツタ直列抵抗３７、具体的には、ガードリン
グ２５がポリシリコン配線２７により接続されて
いる基板コンタクト５５と、アルミ配線１３によ
りVSS端子４９に接続されている基板コンタクト
２３との間のひろがり抵抗であり、この抵抗を介
してVSS端子４９に接続されている。
VDD端子４７に接続され、ベースはnpnトランジ
スタ４５のコレクタに接続されているとともに、
寄生ウエル抵抗３３を介してVDD端子４７に接続
され、npnトランジスタ３１のコレクタ寄生抵抗
３９を介してnpnトランジスタ３１のコレクタに
接続されている。またpnpトランジスタ２９のコ
レクタは、pnpトランジスタ２９のコレクタ寄生
抵抗４１を介してnpnトランジスタ４５のベース
に接続され、このnpnトランジスタ４５のベース
は、npnトランジスタ３１のベース直列抵抗４３
を介してnpnトランジスタ３１のベースに接続さ
れ、このnpnトランジスタ３１のベースは、寄生
基板抵抗３５を介してVSS端子４９に接続されて
いる。また、npnトランジスタ３１のエミツタは
VSS端子４９に直接接続され、npnトランジスタ
４５のエミツタは、このnpnトランジスタ４５の
エミツタ直列抵抗３７、具体的には、ガードリン
グ２５がポリシリコン配線２７により接続されて
いる基板コンタクト５５と、アルミ配線１３によ
りVSS端子４９に接続されている基板コンタクト
２３との間のひろがり抵抗であり、この抵抗を介
してVSS端子４９に接続されている。
次にこの実施例の作用を第３図を用いて説明す
る。
る。
ここで、寄生ウエル抵抗３３の抵抗値をRN、
トランジスタのフオーワード電圧をVFとして外
部からのノイズ等により端子ＡからVF／RNをこ
える電流が流れ出すと、pnpトランジスタ２９の
ベース・エミツタ間電圧はVF以上となりpnpトラ
ンジスタ２９がON状態となり、コレクタ電流が
pnpトランジスタ２９のコレクタ寄生抵抗４１、
npnトランジスタ４５のベース直列抵抗４３及び
寄生基板抵抗３５を介してVSS端子４９に流れ込
む。そして、ガードリング２５がNMOSソース
領域２１よりもｎウエル７の領域の近傍に設けら
れているために、npnトランジスタ４５のベース
直列抵抗４３と寄生基板抵抗３５とが、npnトラ
ンジスタ４５の実効的なベース直列抵抗となり、
npnトランジスタ４５のベース・エミツタ間電圧
は、npnトランジスタ３１のベース・エミツタ間
電圧よりも早くVFに達し、npnトランジスタ４５
はON状態となる。しかし、npnトランジスタ４
５がON状態になつても、エミツタ直列抵抗３７
の両端の電圧降下により、十分にnpnトランジス
タ４５のベース・エミツタ間電圧が得られないた
めに、このnpnトランジスタ４５は、ラツチアツ
プを引き起こすために必要なコレクタ電流を供給
することができず、結果としてラツチアツプが生
じにくいことになる。
トランジスタのフオーワード電圧をVFとして外
部からのノイズ等により端子ＡからVF／RNをこ
える電流が流れ出すと、pnpトランジスタ２９の
ベース・エミツタ間電圧はVF以上となりpnpトラ
ンジスタ２９がON状態となり、コレクタ電流が
pnpトランジスタ２９のコレクタ寄生抵抗４１、
npnトランジスタ４５のベース直列抵抗４３及び
寄生基板抵抗３５を介してVSS端子４９に流れ込
む。そして、ガードリング２５がNMOSソース
領域２１よりもｎウエル７の領域の近傍に設けら
れているために、npnトランジスタ４５のベース
直列抵抗４３と寄生基板抵抗３５とが、npnトラ
ンジスタ４５の実効的なベース直列抵抗となり、
npnトランジスタ４５のベース・エミツタ間電圧
は、npnトランジスタ３１のベース・エミツタ間
電圧よりも早くVFに達し、npnトランジスタ４５
はON状態となる。しかし、npnトランジスタ４
５がON状態になつても、エミツタ直列抵抗３７
の両端の電圧降下により、十分にnpnトランジス
タ４５のベース・エミツタ間電圧が得られないた
めに、このnpnトランジスタ４５は、ラツチアツ
プを引き起こすために必要なコレクタ電流を供給
することができず、結果としてラツチアツプが生
じにくいことになる。
このように、ガードリング２５をエミツタ領域
とするトランジスタ４５を、寄生サイリスタがタ
ーンオンしようとする時に流れる電流によつて導
通状態にして、ラツチアツプを防止しているの
で、トランジスタ４５は寄生サイリスタの電流経
路上に形成した方がラツチアツプを有効に防止す
ることができる。したがつて、ガードリング２５
も寄生サイリスタの電流経路上に形成される。
とするトランジスタ４５を、寄生サイリスタがタ
ーンオンしようとする時に流れる電流によつて導
通状態にして、ラツチアツプを防止しているの
で、トランジスタ４５は寄生サイリスタの電流経
路上に形成した方がラツチアツプを有効に防止す
ることができる。したがつて、ガードリング２５
も寄生サイリスタの電流経路上に形成される。
また、トランジスタ４５をトランジスタ２９よ
りもより一層早くON状態とするためには、トラ
ンジスタ４５のベース直列抵抗４３の抵抗値を大
きくすればよい。このためには、半導体基板１の
不純物濃度を低く設定すればよい。
りもより一層早くON状態とするためには、トラ
ンジスタ４５のベース直列抵抗４３の抵抗値を大
きくすればよい。このためには、半導体基板１の
不純物濃度を低く設定すればよい。
第４図は、この発明の第２の実施例に係る
CMOS半導体装置の構造を示すパターン平面図
である。その特徴としては、前記第１図に示した
CMOS半導体装置に対して、基板コンタクト５
５の周囲に、フイールド反転防止用のイオンを注
入しない領域５７を設けたことにある。このよう
な構成とすることにより、ガードリング２５がポ
リシリコン配線２７により接続される基板コンタ
クト５５と、アルミ配線１３によりVSS端子４９
に接続される基板コンタクト２３との間の基板の
表面の不純物濃度を周囲よりも下げることが可能
であり、エミツタ直列抵抗３７を大きくすること
ができる。その結果、ラツチアツプの耐性をさら
に向上することができる。なお、第４図におい
て、前記第１図と同符号のものは同一物を示し、
その説明は省略した。
CMOS半導体装置の構造を示すパターン平面図
である。その特徴としては、前記第１図に示した
CMOS半導体装置に対して、基板コンタクト５
５の周囲に、フイールド反転防止用のイオンを注
入しない領域５７を設けたことにある。このよう
な構成とすることにより、ガードリング２５がポ
リシリコン配線２７により接続される基板コンタ
クト５５と、アルミ配線１３によりVSS端子４９
に接続される基板コンタクト２３との間の基板の
表面の不純物濃度を周囲よりも下げることが可能
であり、エミツタ直列抵抗３７を大きくすること
ができる。その結果、ラツチアツプの耐性をさら
に向上することができる。なお、第４図におい
て、前記第１図と同符号のものは同一物を示し、
その説明は省略した。
第５図は、この発明の第３の実施例に係る
CMOS半導体装置の構造を示すパターン平面図
である。その特徴としては、前記第１図に示した
CMOS半導体装置に対して、PMOSトランジス
タ３が形成されている領域とNMOSトランジス
タ５が形成されている領域との境界のｎウエル７
内に、このｎウエル７と逆の導電型即ちＰ型の拡
散層によりガードリング６１を形成し、このガー
ドリング６１を、ポリシリコン配線６３によりウ
エルコンタクト６５と接続して、ｎウエル７を介
してVDD端子４７に接続したことにある。
CMOS半導体装置の構造を示すパターン平面図
である。その特徴としては、前記第１図に示した
CMOS半導体装置に対して、PMOSトランジス
タ３が形成されている領域とNMOSトランジス
タ５が形成されている領域との境界のｎウエル７
内に、このｎウエル７と逆の導電型即ちＰ型の拡
散層によりガードリング６１を形成し、このガー
ドリング６１を、ポリシリコン配線６３によりウ
エルコンタクト６５と接続して、ｎウエル７を介
してVDD端子４７に接続したことにある。
第６図は、第５図の概略の断面図であり、
CMOS構造において存在する寄生トランジスタ
及び寄生抵抗により構成される寄生サイリスタの
近似的な等価回路が図示してある。また、第７図
は、第６図に図示した寄生サイリスタの近似的な
等価回路だけを抜き出し示した回路図である。
CMOS構造において存在する寄生トランジスタ
及び寄生抵抗により構成される寄生サイリスタの
近似的な等価回路が図示してある。また、第７図
は、第６図に図示した寄生サイリスタの近似的な
等価回路だけを抜き出し示した回路図である。
第６図において、第２図に図示した寄生トラン
ジスタに加えて、ｎウエル７の中にＰ型の拡散層
によりガードリング６１が形成されたことによ
り、このガードリング６１をエミツタとし、ｎウ
エル７をベースとし、Ｐ型の基板１をコレクタと
するpnpトランジスタ７１が形成されている。そ
して、pnpトランジスタ２９のエミツタはVDD端
子４７に接続され、pnpトランジスタ２９のベー
スは寄生ウエル抵抗３３を介してVDD端子４７に
接続され、さらにpnpトランジスタ７１のベース
直列抵抗７３を介してpnpトランジスタ７１のベ
ースに接続されている。このpnpトランジスタ７
１のベースは、npnトランジスタ３１のコレクタ
寄生抵抗３９を介してnpnトランジスタ４５のコ
レクタ及びnpnトランジスタ３１のコレクタに接
続されている。また、pnpトランジスタ２９のコ
レクタはpnpトランジスタ７１のコレクタに接続
されているとともに、pnpトランジスタ２９のコ
レクタ寄生抵抗４１を介してnpnトランジスタ４
５のベースに接続されている。このnpnトランジ
スタ４５のベースは、npnトランジスタ４５のベ
ース直列抵抗４３を介してnpnトランジスタ３１
のベースに接続され、このnpnトランジスタ３１
のベースは、寄生基板抵抗３５を介してVSS端子
４９に接続され、npnトランジスタ３１のエミツ
タはVSS端子４９に直接接続されている。また、
pnpトランジスタ７１のエミツタは、このpnpト
ランジスタ７１のエミツタ直列抵抗６７を介して
VDD端子４７に接続され、npnトランジスタ４５
のエミツタは、このnpnトランジスタ４５のエミ
ツタ直列抵抗３７を介してVSS端子４９に接続さ
れている。
ジスタに加えて、ｎウエル７の中にＰ型の拡散層
によりガードリング６１が形成されたことによ
り、このガードリング６１をエミツタとし、ｎウ
エル７をベースとし、Ｐ型の基板１をコレクタと
するpnpトランジスタ７１が形成されている。そ
して、pnpトランジスタ２９のエミツタはVDD端
子４７に接続され、pnpトランジスタ２９のベー
スは寄生ウエル抵抗３３を介してVDD端子４７に
接続され、さらにpnpトランジスタ７１のベース
直列抵抗７３を介してpnpトランジスタ７１のベ
ースに接続されている。このpnpトランジスタ７
１のベースは、npnトランジスタ３１のコレクタ
寄生抵抗３９を介してnpnトランジスタ４５のコ
レクタ及びnpnトランジスタ３１のコレクタに接
続されている。また、pnpトランジスタ２９のコ
レクタはpnpトランジスタ７１のコレクタに接続
されているとともに、pnpトランジスタ２９のコ
レクタ寄生抵抗４１を介してnpnトランジスタ４
５のベースに接続されている。このnpnトランジ
スタ４５のベースは、npnトランジスタ４５のベ
ース直列抵抗４３を介してnpnトランジスタ３１
のベースに接続され、このnpnトランジスタ３１
のベースは、寄生基板抵抗３５を介してVSS端子
４９に接続され、npnトランジスタ３１のエミツ
タはVSS端子４９に直接接続されている。また、
pnpトランジスタ７１のエミツタは、このpnpト
ランジスタ７１のエミツタ直列抵抗６７を介して
VDD端子４７に接続され、npnトランジスタ４５
のエミツタは、このnpnトランジスタ４５のエミ
ツタ直列抵抗３７を介してVSS端子４９に接続さ
れている。
このような回路構成において、外部からのノイ
ズ等により端子Ａから電流が流れ出すと、npnト
ランジスタ４５のコレクタ電流は、pnpトランジ
スタ７１のベース電流となり、ラツチアツプを引
き起こすのに必要な電流を供給するほどエミツタ
直列抵抗の小さいpnpトランジスタ２９を駆動さ
せることはできない。その結果、ラツチアツプの
防止効果をより一層向上することができる。
ズ等により端子Ａから電流が流れ出すと、npnト
ランジスタ４５のコレクタ電流は、pnpトランジ
スタ７１のベース電流となり、ラツチアツプを引
き起こすのに必要な電流を供給するほどエミツタ
直列抵抗の小さいpnpトランジスタ２９を駆動さ
せることはできない。その結果、ラツチアツプの
防止効果をより一層向上することができる。
このように、ｎウエル７にガードリング６１を
形成した場合であつても、ガードリング２５を半
導体基板１に形成した場合と同様な理由から、ｎ
ウエル７に形成されるガードリング６１を寄生サ
イリスタの電流経路上に配置形成した方が、ラツ
チアツプを有効に防止することができる。
形成した場合であつても、ガードリング２５を半
導体基板１に形成した場合と同様な理由から、ｎ
ウエル７に形成されるガードリング６１を寄生サ
イリスタの電流経路上に配置形成した方が、ラツ
チアツプを有効に防止することができる。
また、トランジスタ７１をトランジスタ２９よ
りもより一層早くON状態にするためには、トラ
ンジスタ７１のベース直列抵抗７３の抵抗値を大
きくすればよい。このためには、ｎウエル７の不
純物濃度を低く設定すればよい。
りもより一層早くON状態にするためには、トラ
ンジスタ７１のベース直列抵抗７３の抵抗値を大
きくすればよい。このためには、ｎウエル７の不
純物濃度を低く設定すればよい。
なお、第８図に示すように、基板８１上に
NMOSトランジスタ８７を形成し、基板８１に
形成されたｎウエル８３の中にPMOSトランジ
スタ８５を形成して、PMOSトランジスタ８５
が形成されている領域とNMOSトランジスタ８
７が形成されている領域との境界のｎウエル８３
内にウエルコンタクト８９を形成し、さらにこの
ウエルコンタクト８９ととなり合つてｎウエル８
３と逆の導電型即ちＰ型の拡散層によりガードリ
ング９１を形成して、このガードリング９１とウ
エルコンタクト８９とを電気的に接続する。ま
た、前記境界の基板８１側に基板コンタクト９３
を形成し、この基板コンタクト９３ととなり合つ
て基板８１と逆の導電型即ちＮ型の拡散層により
ガードリング９５を形成して、このガードリング
９５と基板コンタクト９３とを電気的に接続す
る。このような構成においても、第３の実施例で
述べたと同じような効果を得ることができる。
NMOSトランジスタ８７を形成し、基板８１に
形成されたｎウエル８３の中にPMOSトランジ
スタ８５を形成して、PMOSトランジスタ８５
が形成されている領域とNMOSトランジスタ８
７が形成されている領域との境界のｎウエル８３
内にウエルコンタクト８９を形成し、さらにこの
ウエルコンタクト８９ととなり合つてｎウエル８
３と逆の導電型即ちＰ型の拡散層によりガードリ
ング９１を形成して、このガードリング９１とウ
エルコンタクト８９とを電気的に接続する。ま
た、前記境界の基板８１側に基板コンタクト９３
を形成し、この基板コンタクト９３ととなり合つ
て基板８１と逆の導電型即ちＮ型の拡散層により
ガードリング９５を形成して、このガードリング
９５と基板コンタクト９３とを電気的に接続す
る。このような構成においても、第３の実施例で
述べたと同じような効果を得ることができる。
なお、以上３つの実施例で述べたガードリング
を、１つのMOSトランジスタの周囲に複数個形
成することにより、さらにラツチアツプの耐性を
強くすることができる。また、以上３つの実施例
で述べたガードリングを一般的に用いられている
基板またはウエルと同じ導電型のガードリングと
併用することにより、より一層ラツチアツプの耐
性を強くできることはいうまでもない。
を、１つのMOSトランジスタの周囲に複数個形
成することにより、さらにラツチアツプの耐性を
強くすることができる。また、以上３つの実施例
で述べたガードリングを一般的に用いられている
基板またはウエルと同じ導電型のガードリングと
併用することにより、より一層ラツチアツプの耐
性を強くできることはいうまでもない。
第１図はこの発明の第１の実施例に係る
CMOS半導体装置のパターン平面図、第２図は
第１図の概略を示す断面図、第３図は第２図にお
いて図示した寄生サイリスタの等価回路図、第４
図はこの発明の第２の実施例に係るCMOS半導
体装置のパターン平面図、第５図はこの発明の第
３の実施例に係るCMOS半導体装置のパターン
平面図、第６図は第５図の概略を示す断面図、第
７図は第６図において図示した寄生サイリスタの
等価回路図、第８図はガードリングと基板コンタ
クト及びガードリングとウエルコンタクトをとな
り合つて形成した場合の一例を示すCMOS半導
体装置のパターン平面図、第９図は、ガードリン
グを形成したCMOS半導体装置の一従来例を示
すパターン平面図、第１０図は第９図の概略を示
す断面図、第１１図は第１０図において図示した
寄生サイリスタの等価回路図である。 図の主要な部分を表わす符号の説明、１……Ｐ
型シリコン基板、３……ＰチヤンネルMOS型ト
ランジスタ、５……ＮチヤンネルMOS型トラン
ジスタ、７……ｎウエル、２５……ガードリン
グ。
CMOS半導体装置のパターン平面図、第２図は
第１図の概略を示す断面図、第３図は第２図にお
いて図示した寄生サイリスタの等価回路図、第４
図はこの発明の第２の実施例に係るCMOS半導
体装置のパターン平面図、第５図はこの発明の第
３の実施例に係るCMOS半導体装置のパターン
平面図、第６図は第５図の概略を示す断面図、第
７図は第６図において図示した寄生サイリスタの
等価回路図、第８図はガードリングと基板コンタ
クト及びガードリングとウエルコンタクトをとな
り合つて形成した場合の一例を示すCMOS半導
体装置のパターン平面図、第９図は、ガードリン
グを形成したCMOS半導体装置の一従来例を示
すパターン平面図、第１０図は第９図の概略を示
す断面図、第１１図は第１０図において図示した
寄生サイリスタの等価回路図である。 図の主要な部分を表わす符号の説明、１……Ｐ
型シリコン基板、３……ＰチヤンネルMOS型ト
ランジスタ、５……ＮチヤンネルMOS型トラン
ジスタ、７……ｎウエル、２５……ガードリン
グ。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板に形成された第２導
電型のMOSトランジスタと、 前記半導体基板の一部に形成された第２導電型
のウエル領域と、 前記ウエル領域に形成された第１導電型の
MOSトランジスタと、 前記第１導電型のMOSトランジスタのソース
領域あるいはドレイン領域と前記第２導電型の
MOSトランジスタのソース領域あるいはドレイ
ン領域と前記半導体基板と前記ウエル領域とで構
成される寄生サイリスタの電流経路であつて前記
半導体基板と前記ウエル領域との境界近傍におけ
る前記半導体基板中あるいは前記ウエル領域中の
少なくともいずれか一方に逆の導電型で形成さ
れ、抵抗体を介して所定のバイアスが印加される
カードリングと を有することを特徴とするCMOS半導体装置。 ２ 特許請求の範囲第１項に記載のCMOS半導
体装置において、前記ガードリングのうち、前記
半導体基板中に形成されるガードリングは、前記
半導体基板上に形成された抵抗体を介して、前記
半導体基板に形成されて所定のバイアスが印加さ
れるコンタクトから所定の距離だけ離れた半導体
基板上に接続され、前記ウエル領域中に形成され
るガードリングは、前記ウエル領域上に形成され
た抵抗体を介して、前記ウエル領域に形成されて
所定のバイアスが印加されるコンタクトから所定
の距離だけ離れたウエル領域上に接続されている
ことを特徴とするCMOS半導体装置。 ３ 特許請求の範囲第１項あるいは第２項に記載
のCMOS半導体装置において、前記半導体基板
あるいは前記ウエル領域は、その不純物濃度が低
く設定されてなることを特徴とするCMOS半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049359A JPS61208863A (ja) | 1985-03-14 | 1985-03-14 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049359A JPS61208863A (ja) | 1985-03-14 | 1985-03-14 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208863A JPS61208863A (ja) | 1986-09-17 |
| JPH0314232B2 true JPH0314232B2 (ja) | 1991-02-26 |
Family
ID=12828821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60049359A Granted JPS61208863A (ja) | 1985-03-14 | 1985-03-14 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208863A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0131373B1 (ko) * | 1994-06-15 | 1998-04-15 | 김주용 | 반도체 소자의 데이터 출력버퍼 |
| JPH08330431A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体集積回路 |
-
1985
- 1985-03-14 JP JP60049359A patent/JPS61208863A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61208863A (ja) | 1986-09-17 |
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