JPH0318347B2 - - Google Patents

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JPH0318347B2
JPH0318347B2 JP56173825A JP17382581A JPH0318347B2 JP H0318347 B2 JPH0318347 B2 JP H0318347B2 JP 56173825 A JP56173825 A JP 56173825A JP 17382581 A JP17382581 A JP 17382581A JP H0318347 B2 JPH0318347 B2 JP H0318347B2
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transistor
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mos transistor
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Mitsubishi Electric Corp
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Description

【発明の詳細な説明】 この発明は半導体集積回路装置、特に相補形
MOS集積回路装置（CMOS IC）の改良に関する
ものである。
CMOS ICは消費電力が少なく、動作電源電圧
範囲が広いなどの利点をもつているので、近年急
激に広く利用されるようになつた。しかし、この
CMOS ICは同一基板上にｐチヤネルMOSトラン
ジスタ（ｐ−MOST）とｎチヤネルMOSトラン
ジスタ（ｎ−MOST）とが形成されるので、こ
れらを構成するｐ形拡散層とｎ形拡散層との間で
寄生バイポーラトランジスタが形成され、ラツチ
アツプと呼ばれるCMOS IC独自の現象を生じ、
この現象のために素子の破壊が発生し、これが
CMOS ICの最大の欠点といわれている。
第１図はCMOS回路の最小単位を示す回路図
で、Ａはｐ−MOSTで、１０１はそのソース、
１０２はそのドレイン、Ｂはｎ−MOSTで、１
０３はそのソース、１０４はそのドレインで、ｐ
−MOST Ａのソース１０１が電源端子VDDに、
ｎ−MOST Ｂのソース１０３は電源端子VSSに
接続され、両MOST Ａ，Ｂのゲートは共通に入
力端子INに接続され、ｐ−MOST Ａのドレイン
１０２とｎ−MOST Ｂのドレイン１０４とは共
通に出力端子OUTに接続される。
第２図は第１の回路を実際に構成した従来の
CMOS ICの構造を示す断面図で、１０５はn-形
半導体基板、１０６はｎ−MOST Ｂを形成する
p-形アイランド、１０７は絶縁層、１０８は金
属電極、１０９は電源端子VSSのためのp+形コン
タクト層、１１０は電源端子VDDのためのn+コン
タクト層である。
さて、このCMOS Iεではラツチアツプに関係
するバイポーラトランジスタ及び抵抗が第２図の
破線で示すように寄生する。１はｐ−MOST Ａ
のp+形ソース領域１０１とn-形基板１０５とp-
形アイランド１０６との間に形成されるpnpトラ
ンジスタ、２はｐ−MOST Ａのp+形ドレイン領
域１０２とn-形基板１０５とp-形アイランド１
０６との間に形成されるpopトランジスタ、３は
ｎ−MOST Ｂのn+形ソース領域１０３とp-形ア
イランド１０６とn-形基板１０５との間に形成
されるnpnトランジスタ、４はｎ−MOST Ｂの
n+形ドレイン領域１０４とp-形アイランド１０
６とn-形基板１０５との間に形成されたnpnトラ
ンジスタ、５はn-形基板１０５内の電源端子VDD
へ至るまでの抵抗、６はｐ−MOST Ａのp+形ソ
ース領域１０１内の抵抗、７はp-形アイランド
１０６内の電源端子VSSへ至るまでの抵抗、８は
ｎ−MOST Ｂのn+形ソース領域１０３内の抵抗
である。第３図は第２図に破線で示した寄生素子
による寄生回路の構成を示す回路図である。
次に、第２図及び第３図を用いてラツチアツプ
現象時の動作を説明する。いま、出力端子OUT
に負のサージ電圧が印加されると、p-形アイラ
ンド１０６とｎ−MOST Ｂのn+形ドレイン１０
４との間に順方向電流が流れ、これによつてnpn
トランジスタ４が導通状態になり、n-形基板１
０５からｎ−MOST Ｂのn+形ドレイン１０４に
向けてnpnトランジスタ４の増幅率hFE4で増幅さ
れた電流が流れ、この電流は電源端子VDDから抵
抗５を介して供給される。そこで、この電流によ
つてpnpトランジスタ１のベース・エミツタ間が
順バイアスされ、pnpトランジスタ１は導通し、
電流が電源端子VDDから抵抗６、pnpトランジス
タ１及び抵抗７を通して電源端子VSSへ流れる。
これによつて、さらにnpnトランジスタ３が順バ
イアスされ、pnpトランジスタ１のベース電流を
引くので、上述の出力端子OUTへのサージ入力
がなくなつてもpnpトランジスタ１とnpnトラン
ジスタ３とによるサイリスタ構成とために電源端
子VDD−VSS間に大きな電流が流れつづけ、素子
を破壊に到らしめる。
同様に、出力端子OUTに正のサージ電圧が印
加されると、ｐ−MOST Ａのp+形ドレイン１０
２とn-形基板１０５との間に電流が流れ、これ
によつてpnpトランジスタ２が導通し、ｐ−
MOST Ａのドレイン１０２とp-形アイランド１
０６との間に流れるpnpトランジスタ２の増幅率
hFE2で増幅された電流が抵抗７を通り電流端子
VSSへ流れる。この電流によつてnpnトランジス
タ３のベース・エミツタ間が順バイアスされ、
npnトランジスタ３が導通し、電流が電源端子
VDDから抵抗５、npnトランジスタ３、及び抵抗
８を通つて電源端子VSSに流れる。これによつて
更にpnpトランジスタ１が順バイアスされ、npn
トランジスタ３にベース電流を供給するので、上
述の出力端子OUTへの正のサージ入力がなくな
つてもpnpトランジスタ１とnpnトランジスタ３
とによるサイリスタ構成のために両電源端子
VDD、VSS間に大きな電流が流れ続け、素子を破
壊に至らしめる。
以上のようにCMOS ICでは寄生バイポーラト
ランジスタをその構造上避けることができず、ラ
ツチアツプ現象が大きな問題であつた。
このようなCMOS ICにおけるラツチアツプ現
象を解消できるものとして、従来例えば第７図に
示すようなものがあつた。
第７図は実開昭55−139557号公報に示された従
来のCMOSインバータ半導体装置であり、図に
おいて、５１はソース５１ａ、ゲート５１ｂ及び
ドレイン５１ｃよりなるｎチヤネルMOSトラン
ジスタ、５２はドレイン５２ａ、ゲート５２ｂ、
ソース５２ｃよりなるｐチヤネルMOSトランジ
スタ、５３はN-基板、５４はp-ウエル、５５及
び５６はそれぞれＮチヤネルMOSトランジスタ
５１のソース５１ａ及びドレイン５１ｃとして動
作する、p-ウエル５４に設けたN+拡散、５７及
び５８はそれぞれｐチヤネルMOSトランジスタ
５２のドレイン５２ａ及びソース５２ｃとして動
作する、N-基板５３に設けたp+拡散、５９は正
側の電源電圧（VDD）の電源端子、６０は負側の
電源電圧（VSS）の電源端子、INは入力端子、
OUTは出力端子である。
また６１は電源電圧（VDD）レベルのN+拡散配
線、６２は電源電圧（VSS）レベルのp+拡散配
線、Ｔ２はp+拡散５８、N-基板５３及びP-ウエ
ル５４から形成される寄生PNPトランジスタ、
Ｔ３はN+拡散５５、P-ウエル５４及びN-基板５
３から形成される寄生NPNトランジスタ、Ｔ５
はN-基板５３、P-ウエル５４、P+拡散５７及び
P+拡散配線６２より形成するマルチコレクタ
PNPトランジスタ、Ｔ６はN-基板５３、P-ウエ
ル５４、N+拡散５６及びN+拡散配線６１より形
成するマルチコレクタNPNトランジスタである。
なお、第８図は第７図の相補形MOSインバー
タの簡略化した等価回路図であり、図において、
Ｒ１，Ｒ６，Ｒ７，Ｒ８及びＲ９はN-基板５３
の分布抵抗、Ｒ２，Ｒ３，Ｒ４，Ｒ５及びＲ１０
はP-ウエル５４の分布抵抗である。
次に、上記構成に係る半導体装置の動作、即
ち、出力端子OUTに加わるノイズの影響を防止
する動作について説明する。
まず、出力端子OUTに電源電圧（VDD）レベル
より高い電圧が印加されたとき、あるいはこれに
相当する電流が注入されたとき、出力端子OUT
−寄生PNPトランジスタＴ５−分布抵抗Ｒ１−
分布抵抗Ｒ８−電源端子５９（VDD）の閉回路に
電流が流れ、この電流により、寄生PNPトラン
ジスタＴ５がオン状態になる。ところが、この寄
生PNPトランジスタＴ５がオン状態になつたと
しても、この寄生PNPトランジスタＴ５のコレ
クタ電流が出力端子OUT−寄生PNPトランジス
タＴ５の第２コレクタＣ２−電源端子６０（VSS）
の閉回路に流れるため、分布抵抗Ｒ３には電位差
が発生しない。従つて、寄生NPNトランジスタ
Ｔ３はオン状態にならないため、当然、寄生
NPNトランジスタＴ２もオン状態にならず、ラ
ツチアツプ現象の発生が防止される。また出力端
子OUTに印加した電圧、あるいは注入した電流
を取除けば寄生PNPトランジスタＴ５はオフ状
態となり、この相補形MOSインバータは正常な
状態に戻る。
本装置は、出力端子OUTに電源電圧（VSS）よ
りも低い電圧が加わつたとき、あるいはこれに相
当する電流が注入されたときにも本装置は前記と
同様に動作する。
このように、第７図の従来装置ではサージ印加
時には寄生トランジスタをマルチコレクタ化して
サージの抜けるパスを変更することによりラツチ
アツプ現象の発生を防止することができる。
なお、この従来装置ではこのラツチアツプ防止
のために多層配線を用いなければならないという
問題があつた。即ち第９図に示すようにVSS、
VDDに接続すべきn+拡散層５５、p+拡散層５８は
それぞれVDD、VSS配線パターン６１，６２との
間に各n+拡散層５６、p+拡散層５７を挟むよう
に位置しているため、各MOSトランジスタのド
レイン５６，５７同志を接続しようとすると、こ
のVDD、VSS配線パターン６１，６２と交わつて
しまうため多層配線を用いなければならないもの
であつた。
この発明は以上のような状況において、上記従
来装置とは全く異なる原理によりラツチアツプ防
止を図るようにしたCMOS半導体集積回路装置
を提供することを目的としている。
この発明に係る半導体集積回路装置は相補形
MOS集積回路において、ｐチヤネルMOSトラン
ジスタのドレイン拡散領域とｎチヤネルMOSト
ランジスタのドレイン拡散領域との間に当該ｐチ
ヤネルMOSトランジスタのドレイン拡散領域と
同一伝導形の第３の拡散領域及びこれに接する反
対伝導形の第４の拡散領域を形成し、上記ｎチヤ
ネルMOSトランジスタドレイン拡散領域と上記
ｐチヤネルMOSトランジスタの第３、第４の拡
散領域との間に上記ｎチヤネルMOSトランジス
タのドレイン拡散領域と同一伝導形の第５の拡散
領域及びこれに接する反対伝導形の第６の拡散領
域を形成し、従来サージ印加時にトリガされてラ
ツチアツプの原因となつていた寄生ト５ランジス
タのベース・エミツタ間を、該追加した拡散領域
により形成されるトランジスタでクリツプして上
記寄生バイポーラトランジスタの電流増幅率hFE
を低くなるようにし、これによりラツチアツプの
防止を可能としたものである。
以下、この発明の一実施例を図について説明す
る。
第４図はこの発明の一実施例の構造を示す断面
図で、第２図の従来例と同等部分は同一符号で示
し、その説明は省略する。即ち、ｎ−MOST Ｂ
のドレイン１０４に対向して設けられ電源端子
VSSに接続されるn+形拡散層（第５の拡散領域）
１１１及びこれに接するp+形拡散層（第６の拡
散領域）１１３と、ｐ−MOST Ａのドレイン１
０２に対向して設けられ電源端子VDDに接続され
るp+形拡散層（第３の拡散領域）１１２及びこ
れに接するn+形拡散層（第４の拡散領域）１１
４とを形成した以外は第２図の従来例と同一であ
る。破線で示す寄生素子としては、p+形拡散層
１１２を設けたことによつて、pnpトランジスタ
９が、n+形拡散層１１１を設けたことによつて
npnトランジスタ１０が新しく形成される。第５
図は第４図に破線で示した寄生素子による寄生回
路の構成を示す回路図である。
次に、第４図及び第５図について、本発明のラ
ツチアツプ防止の動作原理、即ち本発明で追加さ
れた寄生のnpnトランジスタ１０及びpnpトラン
ジスタ９の効果について説明する。
先に説明したように、出力端子OUTに負のサ
ージ電圧が印加されたときに、npnトランジスタ
４のコレクタに流れる電流が大きい（即ちnpnト
ランジスタ４の増幅率hFE4が大きい）とpnpトラ
ンジスタ１のベース電流が大きくなりラツチアツ
プ状態に突入するのであるが、この実施例のよう
にnpnトランジスタ１０をnpnトランジスタ４の
ベース・エミツタ間に追加すると、実質上のnpn
トランジスタ４の増幅率hFE4を極度に小さくでき
る。第６図はこの関係を示す説明図で、図ａに示
すように、トランジスタＱ１のベース・エミツタ
間にトランジスタＱ２を接続し、両者の増幅率
hFEをともに５０としたとき、これに等価な図ｂ
に示すトランジスタＱ３の増幅率FFEは0.8に低下
する。従つて、サージ電圧がよほど大きくないと
pnpトランジスタ１のベース・エミツタ間を順バ
イアスすることがなくなり、ラツチアツプ状態に
はならない。同様に、出力端子OUTに正のサー
ジ電圧が印加されたときもpnpトランジスタ９の
接続によつてpnpトランジスタ２の増幅率hFE2が
極度に小さくなつているので、サージ電圧がよほ
ど大きくないと、npnトランジスタ３のベース・
エミツタ間を順バイアスすることがなくなり、ラ
ツチアツプ状態にはならない。
このように本実施例ではサージ印加時にトリガ
されるトランジスタ４，２のベース・エミツタ間
をそれぞれトランジスタ１０，９によりクリツプ
して該トランジスタ４，２のhFEを下げ、寄生ト
ランジスタ１，３がオンすることを防止すること
によりラツチアツプ耐力を向上できるもので、こ
れはサージ印加時に寄生トランジスタをマルチコ
レクタ化してサージの抜けるパスを変更するよう
にした第７図の従来装置とは全く異なる原理によ
りラツチアツプ対策を行つているものである。
また第７図の従来装置ではラツチアツプ対策を
行う際多層配線が必要であつたが、本実施例のパ
ターンレイアウトは同一平面内の配線ができ、多
層配線の必要はない。即ち、本実施例のパターン
レイアウトは第１０図に示すようにVDD、VSS配
線パターンに接続すべきｐ、ｎチヤネルの各
MOSトランジスタの第３、第５の拡散領域１１
２，１１１はｐ、ｎチヤネルの各MOSトランジ
スタに対して同じく該VDD、VSS配線パターンに
接続すべきｐ、ｎチヤネルの各MOSトランジス
タのソース領域１０１，１０３と同一の側に位置
するため、各ｐ、ｎチヤネルMOSトランジスタ
のドレイン同志を接続する配線を上記ｐ、ｎチヤ
ネルMOSトランジスタのソース領域と第３、第
５の領域とを各々接続するVDD、VSS配線パター
ンと交わらないように同一平面図で配線すること
ができるものである。
なお、pnpトランジスタ９とnpnトランジスタ
１０の増幅率hFEはある程度大きければ、その値
のばらつきはさほど問題にならないので、耐圧の
許す限り、p+形拡散層１１２とｐ−MOST Ａの
ドレイン１０２との間隔及びn+形拡散層１１１
とｎ−MOST Ｂのドレイン１０４との間隔を小
さくすることによつて増幅率hFEを大きくするこ
とができる。また、これらの拡散層とドレインと
の間にはそれぞれ寄生MOST（フイールドトラン
ジスタと呼ばれスレツシヨルド電圧が高い）が形
成されるので、この寄生MOSTのゲート領域の
酸化膜上のゲート電極に当たる部分に、それぞれ
の拡散層の電位を印加するのが望ましい。
以上詳述したように、この発明に係る半導体集
積回路装置によれば、相補形MOS集積回路にお
いて、ｐチヤネルMOSトランジスタのドレイン
領域と、ｎチヤネルMOSトランジスタのドレイ
ン拡散領域との間に当該ｐチヤネルMOSトラン
ジスタのドレイン領域と同一伝導形の第３の拡散
領域及びこれに接する反対伝導形の第４の拡散領
域を形成し、上記ｎチヤネルMOSトランジスタ
のドレイン拡散領域と上記ｐチヤネルMOSトラ
ンジスタの第３、第４の拡散領域との間に上記ｎ
チヤネルMOSトランジスタのドレイン拡散領域
と同一伝導形の第５の拡散領域及びこれに接する
反対伝導形の第６の拡散領域を形成し、サージ印
加時にトリガされる寄生トランジスタのベース・
エミツタ間を、該追加した拡散領域により形成さ
れるトランジスタでクリツプして該寄生トランジ
スタの実質的増幅率hFEを下げるようにしたので、
従来と全く異なる原理よりラツチアツプ耐力を大
きく向上させることができ、しかもこの際パター
ンレイアウトを変更する必要もないという効果が
ある。
【図面の簡単な説明】
第１図はCMOS回路の最小単位を示す回路図、
第２図は第１図の回路を実際に構成した従来の
CMOS ICの構造を寄生素子とともに示す断面
図、第３図は第２図の従来例における寄生素子に
よる寄生回路を示す回路図、第４図はこの発明の
一実施例による半導体集積回路装置の構造を寄生
素子とともに示す断面図、第５図はこの実施例に
ついて寄生素子による寄生回路を示す回路図、第
６図はトランジスタの増幅率低下の効果を説明す
るための図、第７図は他の従来装置を示す断面
図、第８図は第７図の装置の等価回路図、第９図
は第７図の装置のパターンレイアウトを示す図、
第１０図は第４図の装置のパターンレイアウトを
示す図である。 図において、Ａはｐ−MOST、１０１はp+形
ソース拡散領域、１０２はp+形ドレイン拡散領
域、Ｂはｎ−MOST、１０３はn+形ソース拡散
領域、１０４はn+形ドレイン拡散領域、１０５
はn-形半導体基板、１０６はp-形アイランド、
１１１はn+形の第５の拡散領域、１１２はp+形
の第３の拡散領域、１１３はp+形の第６の拡散
領域、１１４はn+形の第４の拡散領域である。
なお図中同一符号は同一又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 一枚の半導体基板内にｐチヤネルMOSトラ
    ンジスタとｎチヤネルMOSトランジスタとを形
    成しこれらを直列に接続して相補形MOS集積回
    路を構成するものにおいて、 上記ｐチヤネルMOSトランジスタのドレイン
    拡散領域と上記ｎチヤネルMOSトランジスタの
    ドレイン拡散領域との間に当該ｐチヤネルMOS
    トランジスタのドレイン拡散領域と同一伝導形の
    当該ｐチヤネルMOSトランジスタのソース拡散
    領域と同一の電位を印加した第３の拡散領域及び
    これに接する反対伝導形の第４の拡散領域を形成
    し、 上記ｎチヤネルMOSトランジスタのドレイン
    拡散領域と上記ｐチヤネルMOSトランジスタの
    第３、第４の拡散領域との間に上記ｎチヤネル
    MOSトランジスタのドレイン拡散領域と同一伝
    導形の、当該ｎチヤネルMOSトランジスタのソ
    ース拡散領域と同一の電位を印加した第５の拡散
    領域及びこれに接する反対伝導形の第６の拡散領
    域を形成したことを特徴とする半導体集積回路装
    置。
JP56173825A 1981-10-27 1981-10-27 半導体集積回路装置 Granted JPS5873147A (ja)

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US06/769,092 US4689653A (en) 1981-10-27 1985-08-26 Complementary MOS integrated circuit including lock-up prevention parasitic transistors

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JPS5873147A JPS5873147A (ja) 1983-05-02
JPH0318347B2 true JPH0318347B2 (ja) 1991-03-12

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