JPS61208864A - Ｃ−ｍｏｓ集積回路装置 - Google Patents
Ｃ−ｍｏｓ集積回路装置Info
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- JPS61208864A JPS61208864A JP60050903A JP5090385A JPS61208864A JP S61208864 A JPS61208864 A JP S61208864A JP 60050903 A JP60050903 A JP 60050903A JP 5090385 A JP5090385 A JP 5090385A JP S61208864 A JPS61208864 A JP S61208864A
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 229920005591 polysilicon Polymers 0.000 abstract description 17
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
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- 244000025254 Cannabis sativa Species 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ集積回路装置に関し、特にラッチ・ア
ップ強度が問題となる相補的なＭＯＳ型電界効果トラン
ジスタを用いたＣ−ＭＯＳ集積回路装置の改良に関する
。
ップ強度が問題となる相補的なＭＯＳ型電界効果トラン
ジスタを用いたＣ−ＭＯＳ集積回路装置の改良に関する
。
Ｃ−ＭＯＳ集積回路は、構造上、寄生バイボーラトラノ
ジスタが寄生サイリスタを構成することがあり、この寄
生プイリスタが雑音等により導通して電源端子間が導通
状態となるラッチ・アップ現象が問題となってい友。特
に最近は、性能の向上、原価の低減から各素子の太きさ
や集積密度は微細化・高密度化の一途をたどり、その為
寄生ラテラルＰＮＰトランジスタの電流利得が高くなり
、ラッチアップ現象が生じやすくなっている。
ジスタが寄生サイリスタを構成することがあり、この寄
生プイリスタが雑音等により導通して電源端子間が導通
状態となるラッチ・アップ現象が問題となってい友。特
に最近は、性能の向上、原価の低減から各素子の太きさ
や集積密度は微細化・高密度化の一途をたどり、その為
寄生ラテラルＰＮＰトランジスタの電流利得が高くなり
、ラッチアップ現象が生じやすくなっている。
第２図に従来のＣ−ＭＯＳ集積回路の一例を示す。第２
図（ａｌは平面図、第２図（ｂｌは同図（ａｌのＢ−Ｂ
′線の断面図、第２図（Ｃ１は従来のＣ−ＭＯＳ集積回
路の寄生バイポーラトランジスタの等価回路図（但し、
電源端子１．４につながる寄生バイポーラトラ／ラスタ
のみを記入）である。
図（ａｌは平面図、第２図（ｂｌは同図（ａｌのＢ−Ｂ
′線の断面図、第２図（Ｃ１は従来のＣ−ＭＯＳ集積回
路の寄生バイポーラトランジスタの等価回路図（但し、
電源端子１．４につながる寄生バイポーラトラ／ラスタ
のみを記入）である。
Ｎ型半導体基板６７にＰウェル領域６５を有している。
Ｐ型ＭＯＳ）うＺラスタ３００はＮ型半導体基板６７に
形成され２ｐ＋ンース領域５７゜Ｐ＋ ドレイノ領域５
８およびゲートを極５９で構成されている。Ｎ型ＭＯＳ
トランジスタ４００はＮ＋ンース領域６１．Ｎ＋ドレイ
ン領域６θおよびゲート電極６２で構成されている。基
板裏位’ＶＤＤは高電位電源端子５１からＮ＋電極領域
５６とＰ＋ンース領域５７とに与えられ、ウェル電位Ｖ
ｓｓＨ低電位電源端子４からＰ＋電極領域６３とＮ＋ン
ース領域６１とに与えられている。入力信号は入力端子
３からゲート電極５９および６２に与えられ、出力信号
はＰ＋ドレイン領域５８とＮ＋ ドレイノ領域６ｏとに
接続され几出カ端子５２から取り出される。Ｐ 領域６
６はチャンネルストッパー用領域である。
形成され２ｐ＋ンース領域５７゜Ｐ＋ ドレイノ領域５
８およびゲートを極５９で構成されている。Ｎ型ＭＯＳ
トランジスタ４００はＮ＋ンース領域６１．Ｎ＋ドレイ
ン領域６θおよびゲート電極６２で構成されている。基
板裏位’ＶＤＤは高電位電源端子５１からＮ＋電極領域
５６とＰ＋ンース領域５７とに与えられ、ウェル電位Ｖ
ｓｓＨ低電位電源端子４からＰ＋電極領域６３とＮ＋ン
ース領域６１とに与えられている。入力信号は入力端子
３からゲート電極５９および６２に与えられ、出力信号
はＰ＋ドレイン領域５８とＮ＋ ドレイノ領域６ｏとに
接続され几出カ端子５２から取り出される。Ｐ 領域６
６はチャンネルストッパー用領域である。
ここでＰ型ＭＯＳ）ランジスタ３００のＰ＋ンース領域
５７とＮ型半導体基板６７とＰウェル領域１５とに寄生
ラテラルＰＮＰ トランジスタＴγｐ６９を形成し、Ｎ
ｍＭＯＳトランジスタ４００のＮ＋ンース領域６１とＰ
ウェル領域６５とＮ型半導体基板１７とは寄生ヴアーテ
ィカルＮＰＮトランジスタＴγｎ７２を形成し、これら
寄生ＰＮＰ）う７ジスタＴｒｐ６９と寄生ＮＰＮ）ｊ７
ジスタＴｒｎ７２とが第２図（Ｃ）の等価回路の様に寄
生サイリスタを形成する。尚、第２図（Ｃ１で寄生ラテ
ラルＰＮＰトラ／ラスタＴγｐ６９のペース・エミッタ
間に並列に入っている抵抗Ｒｓｕｂ６ＢはＮ型半導体基
板６７の寄生抵抗であり、寄生ヴアーティカルＮＰＮト
ランジスタＴｒｎ７２ のベース・エミッタ間に並列に
入っている抵抗Ｒｗｅｌｌ ７３は、Ｐｗｅｌｌ領域６
５の寄生抵抗である。又、寄生ＰＮＰトランジスタＴγ
ｐ６９のエミッタ直列抵抗γ、ｐ ７４はＰ型ＭＯＳ）
ランジスタ３００のＰ ンース領域５７内の寄生抵抗で
あり、寄生ＮＰＮ）う７ジスタ７２のエミッタ直列抵抗
ｒ、、’７ｓは、Ｎ型ＭＯＳ）ランジスタ４００のソー
ス領域ｌｌ内の寄生抵抗である。
５７とＮ型半導体基板６７とＰウェル領域１５とに寄生
ラテラルＰＮＰ トランジスタＴγｐ６９を形成し、Ｎ
ｍＭＯＳトランジスタ４００のＮ＋ンース領域６１とＰ
ウェル領域６５とＮ型半導体基板１７とは寄生ヴアーテ
ィカルＮＰＮトランジスタＴγｎ７２を形成し、これら
寄生ＰＮＰ）う７ジスタＴｒｐ６９と寄生ＮＰＮ）ｊ７
ジスタＴｒｎ７２とが第２図（Ｃ）の等価回路の様に寄
生サイリスタを形成する。尚、第２図（Ｃ１で寄生ラテ
ラルＰＮＰトラ／ラスタＴγｐ６９のペース・エミッタ
間に並列に入っている抵抗Ｒｓｕｂ６ＢはＮ型半導体基
板６７の寄生抵抗であり、寄生ヴアーティカルＮＰＮト
ランジスタＴｒｎ７２ のベース・エミッタ間に並列に
入っている抵抗Ｒｗｅｌｌ ７３は、Ｐｗｅｌｌ領域６
５の寄生抵抗である。又、寄生ＰＮＰトランジスタＴγ
ｐ６９のエミッタ直列抵抗γ、ｐ ７４はＰ型ＭＯＳ）
ランジスタ３００のＰ ンース領域５７内の寄生抵抗で
あり、寄生ＮＰＮ）う７ジスタ７２のエミッタ直列抵抗
ｒ、、’７ｓは、Ｎ型ＭＯＳ）ランジスタ４００のソー
ス領域ｌｌ内の寄生抵抗である。
さてこの寄生サイリスタが導通してラッチアップ現象を
生ずる条件としては 但し、α、は寄生ラテラルＰＮＰ）う７ジスタＴγｐ６
９のベース接地電流利得であり、αｆ１は寄生ヴアーテ
ィカルＮＰＮ）ラノジスタＴｒｎ７２のベース接地電流
利得である。
生ずる条件としては 但し、α、は寄生ラテラルＰＮＰ）う７ジスタＴγｐ６
９のベース接地電流利得であり、αｆ１は寄生ヴアーテ
ィカルＮＰＮ）ラノジスタＴｒｎ７２のベース接地電流
利得である。
ここでｒｌ、γ、ユはンース領域の寄生抵抗であり、ン
ース領域５７．６１の大きさや製造条件から決定される
ものである。
ース領域５７．６１の大きさや製造条件から決定される
ものである。
従来はラッチアップ耐量を向上させる為に、主に基板抵
抗Ｒｓｕｂ６８．ウェル抵抗Ｒｗｅｌｌ ７３や各寄生
トランジスタＴγｐ６９．Ｔｒｎ７２の電流利得α。、
α、が小さくなる様に素子形状や拡散条件を設計してい
友。
抗Ｒｓｕｂ６８．ウェル抵抗Ｒｗｅｌｌ ７３や各寄生
トランジスタＴγｐ６９．Ｔｒｎ７２の電流利得α。、
α、が小さくなる様に素子形状や拡散条件を設計してい
友。
しかし、上述した従来方法では種々の欠点がある。例え
ば各寄生トランジスタＴγｐ６９．Ｔｒｎ７２の電流利
得α。、α、を小さくする几めには各領域の間隔がかな
り大きくなり又レイアウト上の制約も太きい。これら電
流利得α１．α、は製造条件によっても小さくできるが
、基板濃度の変更等特別な工程を追加しなければならな
い。一方、基板抵抗凡ｓｕｂ 、ウェル抵抗Ｒｗｅｌｌ
を小さくすることは素子配ｔ’を改善して達成すること
はむづかしく製造条件によってするにも特別な工程追加
を要する。
ば各寄生トランジスタＴγｐ６９．Ｔｒｎ７２の電流利
得α。、α、を小さくする几めには各領域の間隔がかな
り大きくなり又レイアウト上の制約も太きい。これら電
流利得α１．α、は製造条件によっても小さくできるが
、基板濃度の変更等特別な工程を追加しなければならな
い。一方、基板抵抗凡ｓｕｂ 、ウェル抵抗Ｒｗｅｌｌ
を小さくすることは素子配ｔ’を改善して達成すること
はむづかしく製造条件によってするにも特別な工程追加
を要する。
そこで本発明の目的はプロセス的な改良を必要とせず又
、レイアウト」の制約を最小限にとどめながらラッチア
ップ耐量の向上し九〇−ＭＯＳ集積回路を得ることにあ
る。
、レイアウト」の制約を最小限にとどめながらラッチア
ップ耐量の向上し九〇−ＭＯＳ集積回路を得ることにあ
る。
つまり、本発明のＣ−ＭＯＳ集積回路装置はＰ型および
Ｎ型のどちらか一方又は両方のトランジスタのソース電
極と基板電極もしくはウェル電極との間に抵抗体を挿入
し、もってラッチアップ耐量を向上させたものである。
Ｎ型のどちらか一方又は両方のトランジスタのソース電
極と基板電極もしくはウェル電極との間に抵抗体を挿入
し、もってラッチアップ耐量を向上させたものである。
次に、抵抗体としてポリシリ抵抗を用いたものを一実施
例として第１図に示し、これを参照しながら本発明を説
明する。第１図（ａｌは本発明の一実施例によるＣ−Ｍ
ＯＳ集積回路の平面図、第１図（ｂ）は同図（ａｌのＡ
−Ａ’線での断面図、第１図（Ｃ１は寄生バイポーラト
ランジスタの等価回路図（但し、電源端子１．４につな
がる寄生バイポーラトランジスタのみを記入）である。
例として第１図に示し、これを参照しながら本発明を説
明する。第１図（ａｌは本発明の一実施例によるＣ−Ｍ
ＯＳ集積回路の平面図、第１図（ｂ）は同図（ａｌのＡ
−Ａ’線での断面図、第１図（Ｃ１は寄生バイポーラト
ランジスタの等価回路図（但し、電源端子１．４につな
がる寄生バイポーラトランジスタのみを記入）である。
尚、本発明はポリシり抵抗追加による改良の為、その他
の素子及び寄生トランジスタの名称等の説明は第２図に
示した従来例と同じであり、省略する。
の素子及び寄生トランジスタの名称等の説明は第２図に
示した従来例と同じであり、省略する。
ここで第２図に示した従来例と異なるのは Ｐ＋ソース
領域７と高電位電源端子１との間にポリシリコン抵抗５
を有している点と、Ｎ ソース領域１１と低電位電源端
子４との間にポリシリコン抵抗１４ｔ−有している点で
ある。第１図（Ｃ１に示した等何回路上は寄生ＰＮＰ）
ランジスタＴγｐ１９のエミッタと高電位電源端子１と
の間および寄生ＮＰＮトランジスタＴγ！１２２と低電
位電源端子４との間にポリシリ抵抗”ＤＤ ＋ ” ８
８をそれぞれ挿入している点である。これらポリシリコ
ン抵抗５（ＫＤＤ） 、 １４ （Ｒｓｓ）はどちらか
一方テアッテも良い。
領域７と高電位電源端子１との間にポリシリコン抵抗５
を有している点と、Ｎ ソース領域１１と低電位電源端
子４との間にポリシリコン抵抗１４ｔ−有している点で
ある。第１図（Ｃ１に示した等何回路上は寄生ＰＮＰ）
ランジスタＴγｐ１９のエミッタと高電位電源端子１と
の間および寄生ＮＰＮトランジスタＴγ！１２２と低電
位電源端子４との間にポリシリ抵抗”ＤＤ ＋ ” ８
８をそれぞれ挿入している点である。これらポリシリコ
ン抵抗５（ＫＤＤ） 、 １４ （Ｒｓｓ）はどちらか
一方テアッテも良い。
従ってこの場合、寄生サイリスタが２ツチアツプする条
件は となり、ポリシリコン抵抗ＫＤＤ 又はポリシリコン抵
抗Ｒ’ｓｓ の抵抗値を選択する事でラッチアップ耐
量を自由に制御する事が出来る。
件は となり、ポリシリコン抵抗ＫＤＤ 又はポリシリコン抵
抗Ｒ’ｓｓ の抵抗値を選択する事でラッチアップ耐
量を自由に制御する事が出来る。
このポリシリコン抵抗５ （Ｒｏｏ）、 １４ （凡ｓ
ｓ）はゲート電極９．１２をポリシリコンで形成する時
に同時に形成されるので、製造工程をなんら増加するこ
とはない。又、ポリシリコン抵抗５（ＲＤＤ）。
ｓ）はゲート電極９．１２をポリシリコンで形成する時
に同時に形成されるので、製造工程をなんら増加するこ
とはない。又、ポリシリコン抵抗５（ＲＤＤ）。
１４（几ＳＳ）の占める面積もそれ程大きくないので、
集積密度を低下させたり、チップ面積を増大せしめるこ
とはない。
集積密度を低下させたり、チップ面積を増大せしめるこ
とはない。
以上説明した様に、本発明は抵抗体を挿入した事により
、その抵抗値で寄生サイリスタのラッチアップ耐量を自
由に制御する事が可能である。
、その抵抗値で寄生サイリスタのラッチアップ耐量を自
由に制御する事が可能である。
従ってプロセス的な改良を必要とせず又、レイアウト上
の制約を最小限にとどめながら２ツチアツグ耐量を向上
させるものである、 さらに本発明によれば従来では想定しにくかったラッチ
アップ耐量を、抵抗体ＲＤＤ＋”８８の抵抗値を設計す
る事により容易に推定する事が出来る。
の制約を最小限にとどめながら２ツチアツグ耐量を向上
させるものである、 さらに本発明によれば従来では想定しにくかったラッチ
アップ耐量を、抵抗体ＲＤＤ＋”８８の抵抗値を設計す
る事により容易に推定する事が出来る。
第１図（ａｌ〜（Ｃ１は本発明の一実施例のＣ−ＭＯＳ
集積回路装置を示すもので、第１図（ａｌはその平面図
、第１図（ｂ）は同図（ａ）のＡ−Ａ’線の断面図、第
１図（Ｃ）は寄生バイボーラド２ンジスタの等価回路図
である。 第２図（ａ）〜ｆｃ）は従来のＣ−ＭＯＳ集積回路装置
の例を示すもので、第２図（ａ）はその平面図、第２図
（ｂｌは同図（ａｌのＢ−Ｂ’線の断面図、第２図（Ｃ
ＩＵ寄生バイポーラトランジスタの等価回路図である。 １．５１・・・・・・高電位電源端子、２．５２・・・
・・・出力端子、３．５３・・・・・・入力端子、４．
５４・・・・・・低電位電源端子、５・・・・・・ポリ
シリ抵抗ＲＤＤ１６ 、５６・・・・・・基板電極用Ｎ
＋領領域７．５７・・・・・・Ｐ型ＭＯＳトランジスタ
のＰ＋ソース領域、８．５８・・・・・・ＰＭＭＯｓト
？ンジスタのＰ ドレイ／領域、９゜５９・・・・・・
Ｐ型ＭＯＳトラノジスタのゲート電極、１０．６０・・
・・・・Ｎ型ＭＯＳ）う／ジスタのＮ ドレイノ領Ｌ
ｔ ｔ 、 ６ ｔ ・−・・・−Ｎ型ＭＯＳ トラ
ンジスタのＮ＋ソース領域、１２．６２・・・・・・Ｎ
型ＭＯＳトランジスタのゲート電極、１３．６３・・・
・・・Ｐウェル電極用Ｐ 領域％ １４・・・・・・ポ
リシリコン抵抗Ｒ８５１１５，６５・・・・・・Ｐウェ
ル領域、１６．６６・・・・・・チャンネルストッパー
用Ｐ 領域、１７．６７・・・・・・Ｎ型半導体基板、
１８．６８・・・・・・Ｎ型基板寄生抵抗Ｒｓｕｂ、
１９ 、６９ 、２０ 、７０”＝寄生う？２ルＰＮ
Ｐ）ランジ：Ｋ タＴ ｒ Ｐ ＋ Ｔｒｐ’、２１゜
２２．７１．７２・・・・・・寄生ヴアーティカルＮＰ
Ｎト２ンジスタＴ１ｒｌ 、 Ｔｒｎ、 ２３ 、７３
＝Ｐウェル領域寄生抵抗Ｒｗｅｌｌ、 ２４ 、７
４・・−・Ｐ−ｃｈトランジスタのソース領域の寄生抵
抗γ”ｐ％２５１７５・・・・・・Ｎ−ｃｈトラ／ジス
タのソース領域の寄生抵抗ｒ、＋１゜ ポリソノコ＞Ｊ欣り化 （Ｃ） 草 ｌ 図 （ｂ）
集積回路装置を示すもので、第１図（ａｌはその平面図
、第１図（ｂ）は同図（ａ）のＡ−Ａ’線の断面図、第
１図（Ｃ）は寄生バイボーラド２ンジスタの等価回路図
である。 第２図（ａ）〜ｆｃ）は従来のＣ−ＭＯＳ集積回路装置
の例を示すもので、第２図（ａ）はその平面図、第２図
（ｂｌは同図（ａｌのＢ−Ｂ’線の断面図、第２図（Ｃ
ＩＵ寄生バイポーラトランジスタの等価回路図である。 １．５１・・・・・・高電位電源端子、２．５２・・・
・・・出力端子、３．５３・・・・・・入力端子、４．
５４・・・・・・低電位電源端子、５・・・・・・ポリ
シリ抵抗ＲＤＤ１６ 、５６・・・・・・基板電極用Ｎ
＋領領域７．５７・・・・・・Ｐ型ＭＯＳトランジスタ
のＰ＋ソース領域、８．５８・・・・・・ＰＭＭＯｓト
？ンジスタのＰ ドレイ／領域、９゜５９・・・・・・
Ｐ型ＭＯＳトラノジスタのゲート電極、１０．６０・・
・・・・Ｎ型ＭＯＳ）う／ジスタのＮ ドレイノ領Ｌ
ｔ ｔ 、 ６ ｔ ・−・・・−Ｎ型ＭＯＳ トラ
ンジスタのＮ＋ソース領域、１２．６２・・・・・・Ｎ
型ＭＯＳトランジスタのゲート電極、１３．６３・・・
・・・Ｐウェル電極用Ｐ 領域％ １４・・・・・・ポ
リシリコン抵抗Ｒ８５１１５，６５・・・・・・Ｐウェ
ル領域、１６．６６・・・・・・チャンネルストッパー
用Ｐ 領域、１７．６７・・・・・・Ｎ型半導体基板、
１８．６８・・・・・・Ｎ型基板寄生抵抗Ｒｓｕｂ、
１９ 、６９ 、２０ 、７０”＝寄生う？２ルＰＮ
Ｐ）ランジ：Ｋ タＴ ｒ Ｐ ＋ Ｔｒｐ’、２１゜
２２．７１．７２・・・・・・寄生ヴアーティカルＮＰ
Ｎト２ンジスタＴ１ｒｌ 、 Ｔｒｎ、 ２３ 、７３
＝Ｐウェル領域寄生抵抗Ｒｗｅｌｌ、 ２４ 、７
４・・−・Ｐ−ｃｈトランジスタのソース領域の寄生抵
抗γ”ｐ％２５１７５・・・・・・Ｎ−ｃｈトラ／ジス
タのソース領域の寄生抵抗ｒ、＋１゜ ポリソノコ＞Ｊ欣り化 （Ｃ） 草 ｌ 図 （ｂ）
Claims (1)
- 半導体基板上に異なる導電型のＭＯＳ電界効果トランジ
スタを形成したＣ−ＭＯＳ集積回路装置に於いて、少な
くとも一方の導電型のＭＯＳ電界効果トランジスタのソ
ース電極領域と電源端子の間に抵抗体を挿入した事を特
徴とするＣ−ＭＯＳ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050903A JPS61208864A (ja) | 1985-03-14 | 1985-03-14 | Ｃ−ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050903A JPS61208864A (ja) | 1985-03-14 | 1985-03-14 | Ｃ−ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208864A true JPS61208864A (ja) | 1986-09-17 |
Family
ID=12871712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60050903A Pending JPS61208864A (ja) | 1985-03-14 | 1985-03-14 | Ｃ−ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140566A (ja) * | 1986-12-02 | 1988-06-13 | Nec Corp | 相補型半導体メモリ装置 |
| JP2006269902A (ja) * | 2005-03-25 | 2006-10-05 | Oki Electric Ind Co Ltd | 半導体集積回路 |
-
1985
- 1985-03-14 JP JP60050903A patent/JPS61208864A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140566A (ja) * | 1986-12-02 | 1988-06-13 | Nec Corp | 相補型半導体メモリ装置 |
| JPH0687498B2 (ja) * | 1986-12-02 | 1994-11-02 | 日本電気株式会社 | 相補型半導体メモリ装置 |
| JP2006269902A (ja) * | 2005-03-25 | 2006-10-05 | Oki Electric Ind Co Ltd | 半導体集積回路 |
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