JPH0271555A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0271555A JPH0271555A JP63156432A JP15643288A JPH0271555A JP H0271555 A JPH0271555 A JP H0271555A JP 63156432 A JP63156432 A JP 63156432A JP 15643288 A JP15643288 A JP 15643288A JP H0271555 A JPH0271555 A JP H0271555A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- layers
- transistor
- base
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract description 7
- 230000003321 amplification Effects 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract description 2
- 238000010168 coupling process Methods 0.000 abstract description 2
- 238000005859 coupling reaction Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、構成素子の一つとして横形トランジスタを含
み、特に同時にＩ ” Ｌ （Ｉｎｔｅｇｒａｔｅｄ
Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）と回路も集積されて
いて、横形トランジスタとＩ”Ｌが同一製造工程で形成
されるようなバイポーラ半導体集積回路に関する。
み、特に同時にＩ ” Ｌ （Ｉｎｔｅｇｒａｔｅｄ
Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）と回路も集積されて
いて、横形トランジスタとＩ”Ｌが同一製造工程で形成
されるようなバイポーラ半導体集積回路に関する。
バイポーラ半導体集積回路の構成素子として横形ＰＮＰ
トランジスタを含む場合、横形ＰＮＰ ）ランジスタ
によってベースを電流バイアスされた逆動作形マルチコ
レクタＮＰＮトランジスタから構成されるＩ”Ｌと同一
製造工程で形成されることが多い、第２図はそのような
集積回路の断面を示し、ｐ形シリコン基板ｌの上にｎ゛
埋込層２とｐ°分離領域３にてｎ形エピタキシャル層４
を分離し、Ｉ”Ｌ部とＰＮＰ ）ランジスタのそれぞれ
の島を形成する０次にＩ”Ｌ部のＧＮＤｔｉ位を下げる
ためにｎ゛カラー拡散層５を、またＰＮＰ トランジス
タのエミッタ層６１およびコレクタ層６２と１”Ｌ部の
インジェクタ層６３およびベース層６４としての各Ｐ゛
拡散層を、さらにＰＮＰトランジスタのベースコンタク
ト層７１とＩ”Ｌ部の複数のコレクタ層７２．７３およ
びＧＮＤコンタクト層７４としてのｎ゛拡散層をそれぞ
れ形成する０次に、酸化１１８に窓を明けＰＮＰ ）ラ
ンジスタの９４層６１にエミッタ端子Ｅと接続される電
極９１．ｐ’層６２にコレクタ端子Ｃと接続される電極
９２．ｎ”層７１にベース端子Ｂと接続される電極９３
、またＩ”Ｌ部のｐ゛層６３にインジェクタ端子ＩＮＪ
と接続される電Ｆｊ９４． ｐ ’ １１６４にイン
端子ＩＮと接続されるｔ極９５、ｎ０層７２．７３にそ
れぞれコレクタ端子０ＵＴ１．０ＵＴ２と接続される電
極９６．９７ 、ならびにｐ°層７４にＧＮＤ端子に接
続される電Ｆｉ９８をそれぞれ設ける。これによってＩ
”Ｌ部と横形ＰＮＰバイポーラトランジスタが構成され
る。
トランジスタを含む場合、横形ＰＮＰ ）ランジスタ
によってベースを電流バイアスされた逆動作形マルチコ
レクタＮＰＮトランジスタから構成されるＩ”Ｌと同一
製造工程で形成されることが多い、第２図はそのような
集積回路の断面を示し、ｐ形シリコン基板ｌの上にｎ゛
埋込層２とｐ°分離領域３にてｎ形エピタキシャル層４
を分離し、Ｉ”Ｌ部とＰＮＰ ）ランジスタのそれぞれ
の島を形成する０次にＩ”Ｌ部のＧＮＤｔｉ位を下げる
ためにｎ゛カラー拡散層５を、またＰＮＰ トランジス
タのエミッタ層６１およびコレクタ層６２と１”Ｌ部の
インジェクタ層６３およびベース層６４としての各Ｐ゛
拡散層を、さらにＰＮＰトランジスタのベースコンタク
ト層７１とＩ”Ｌ部の複数のコレクタ層７２．７３およ
びＧＮＤコンタクト層７４としてのｎ゛拡散層をそれぞ
れ形成する０次に、酸化１１８に窓を明けＰＮＰ ）ラ
ンジスタの９４層６１にエミッタ端子Ｅと接続される電
極９１．ｐ’層６２にコレクタ端子Ｃと接続される電極
９２．ｎ”層７１にベース端子Ｂと接続される電極９３
、またＩ”Ｌ部のｐ゛層６３にインジェクタ端子ＩＮＪ
と接続される電Ｆｊ９４． ｐ ’ １１６４にイン
端子ＩＮと接続されるｔ極９５、ｎ０層７２．７３にそ
れぞれコレクタ端子０ＵＴ１．０ＵＴ２と接続される電
極９６．９７ 、ならびにｐ°層７４にＧＮＤ端子に接
続される電Ｆｉ９８をそれぞれ設ける。これによってＩ
”Ｌ部と横形ＰＮＰバイポーラトランジスタが構成され
る。
−ａにＩ”Ｌ部の回路とバイポーラ部の回路、のインタ
フェースは、第３図のように接続され、入力（ＩＮ）が
零電位のときＰＮＰ ）ランジスタ３１のベース電流
（夏、）が流れ、コレクタ電流 （ＩＣ）としては、こ
のトランジスタのｔ流増幅率がｈ□のとき＋ （−ｆ
ｍ ｘ ｈ ｒｅ（Ｄ Ｔｌ流が出力（ＯｔｌＴ） 電
流れる。一方エミツタロ１．ベース４および接地された
Ｐ形基板１で形成される寄生ＰＮＰ ）ランジスタによ
り、その電流増幅率をｈ□°とすれば基板１に１゜”ｈ
ｙｔ’ Ｉｓなる寄生効果電流Ｉ０が流れる。ここ
でｈ□は通常１０〜３０程度、ｈ□°は１層５程度の値
を存する。この寄生効果を流は、回路の誤動作および消
費電流の増大等の問題が生ずる。
フェースは、第３図のように接続され、入力（ＩＮ）が
零電位のときＰＮＰ ）ランジスタ３１のベース電流
（夏、）が流れ、コレクタ電流 （ＩＣ）としては、こ
のトランジスタのｔ流増幅率がｈ□のとき＋ （−ｆ
ｍ ｘ ｈ ｒｅ（Ｄ Ｔｌ流が出力（ＯｔｌＴ） 電
流れる。一方エミツタロ１．ベース４および接地された
Ｐ形基板１で形成される寄生ＰＮＰ ）ランジスタによ
り、その電流増幅率をｈ□°とすれば基板１に１゜”ｈ
ｙｔ’ Ｉｓなる寄生効果電流Ｉ０が流れる。ここ
でｈ□は通常１０〜３０程度、ｈ□°は１層５程度の値
を存する。この寄生効果を流は、回路の誤動作および消
費電流の増大等の問題が生ずる。
本発明の課題は、このような横形トランジスタの第一導
電形のエミツタ層、第二導電形のエピタキシャルベース
層と接地される第一導電形の基板によって生ずる寄生バ
イポーラトランジスタの寄生効果を低減した半導体集積
回路を提供することにある。
電形のエミツタ層、第二導電形のエピタキシャルベース
層と接地される第一導電形の基板によって生ずる寄生バ
イポーラトランジスタの寄生効果を低減した半導体集積
回路を提供することにある。
上記の課題の解決のために、本発明は、第一導電形の半
導体基板上に高不純物１度の第二導電形の埋込層を介し
て積層された第二導電形のエピタキシャル層の第一導電
形の分離領域に囲まれた領域をベース領域とし、第一導
電形のエミツタ層およびコレクタ層と高不純物濃度の第
二導電形のベースコンタクト層を形成してなる横形トラ
ンジスタを有するものにおいて、ベースコンタクト層が
コレクタ層の周囲を囲むとともに埋込層まで延長された
ものとする。
導体基板上に高不純物１度の第二導電形の埋込層を介し
て積層された第二導電形のエピタキシャル層の第一導電
形の分離領域に囲まれた領域をベース領域とし、第一導
電形のエミツタ層およびコレクタ層と高不純物濃度の第
二導電形のベースコンタクト層を形成してなる横形トラ
ンジスタを有するものにおいて、ベースコンタクト層が
コレクタ層の周囲を囲むとともに埋込層まで延長された
ものとする。
横形トランジスタの第一導電形のコレクタ層の外周に高
不純物濃度の第二ｉｔ形埋込層に到達する同様に高不純
物濃度の第二導電形のベースコンタクト層が設けられて
いるため、寄生トランジスタのベース層の不純物濃度が
高くなり、その電流増幅率が下がって寄生効果電流が減
少する。さらに、このように埋込層に到達する高不純物
濃度層は、Ｉ！Ｌ部と同一基板にこのトランジスタを集
積する場合、ＩＺＬ部のＧＮＤ電位を下げるためのカラ
ー層およびコンタクト層と同一工程で作成できる。
不純物濃度の第二ｉｔ形埋込層に到達する同様に高不純
物濃度の第二導電形のベースコンタクト層が設けられて
いるため、寄生トランジスタのベース層の不純物濃度が
高くなり、その電流増幅率が下がって寄生効果電流が減
少する。さらに、このように埋込層に到達する高不純物
濃度層は、Ｉ！Ｌ部と同一基板にこのトランジスタを集
積する場合、ＩＺＬ部のＧＮＤ電位を下げるためのカラ
ー層およびコンタクト層と同一工程で作成できる。
第１図は、本発明の一実施例を断面で示し、第２図と共
通の部分には同一の符号が付されている。
通の部分には同一の符号が付されている。
第２図と同様の構造のＩ”Ｌ部とｐ形分離領域３によっ
て分離されたｎ形エピタキシャル層４をベース領域とす
る横形ＰＮＰ ）ランジスタのｎ９ベ一スコンタクト拡
散層７１の直下なる部分にｎ°埋込層２と連結するｎ０
層５１をＩ”Ｌ部のｎ ４力ラー拡散層５と同一工程で
形成する。このあと、従来と同様の工程でｐ゛エミッタ
拡散１ｉ６１． ｐ・コレクタ拡散層６２およびｎ゛
ベースコンタクト１１フ１形成する。これにより、第４
図に示すようにコレクタ層６２をｎ９ベース領域５１．
７１が囲むような構造にする。この構造において、ｐ゛
層６１．ｎ層４および９層１により構成される寄生ＰＮ
Ｐ トランジスタのベース部分ｎ層４が、ｎ°層２．５
１．７１によって囲まれるため電流増幅率ｈｒ！° が
下がる。
て分離されたｎ形エピタキシャル層４をベース領域とす
る横形ＰＮＰ ）ランジスタのｎ９ベ一スコンタクト拡
散層７１の直下なる部分にｎ°埋込層２と連結するｎ０
層５１をＩ”Ｌ部のｎ ４力ラー拡散層５と同一工程で
形成する。このあと、従来と同様の工程でｐ゛エミッタ
拡散１ｉ６１． ｐ・コレクタ拡散層６２およびｎ゛
ベースコンタクト１１フ１形成する。これにより、第４
図に示すようにコレクタ層６２をｎ９ベース領域５１．
７１が囲むような構造にする。この構造において、ｐ゛
層６１．ｎ層４および９層１により構成される寄生ＰＮ
Ｐ トランジスタのベース部分ｎ層４が、ｎ°層２．５
１．７１によって囲まれるため電流増幅率ｈｒ！° が
下がる。
この結果第５図に示すように、第３図における寄生電流
ｒｏはベース電流１１に対し、第２図の場合の線３０に
比し線５０まで減少する。
ｒｏはベース電流１１に対し、第２図の場合の線３０に
比し線５０まで減少する。
以上の説明では、通常の横形ＰＮＰ ）ランジスタとマ
ルチコレクタＮＰＮ ）ランジスタからなる１”Ｌ部と
、横形ＰＮＰ ）ランジスタを有するバイポーラ部につ
いての実施例を引用したが、各トランジスタの導電形を
すべて逆にした場合も同様に実施できる。
ルチコレクタＮＰＮ ）ランジスタからなる１”Ｌ部と
、横形ＰＮＰ ）ランジスタを有するバイポーラ部につ
いての実施例を引用したが、各トランジスタの導電形を
すべて逆にした場合も同様に実施できる。
本発明によれば、基板上のエピタキシャル層内に形成さ
れる横形トランジスタと基板との間に生５１：ｎ”連結
層、６１：ｐ’ エミ・７タ層、６２：ｐ”する寄生ト
ランジスタのベースとなる部分を高不コレクタ層、７１
：ｎ・ ベースコンタクト層、 鈍物濃度層で囲むことにより、寄生効果電流が減少させ
ることができ、消費電流が低減し、回路動作の精度の向
上した半導体集積回路が得られた。
れる横形トランジスタと基板との間に生５１：ｎ”連結
層、６１：ｐ’ エミ・７タ層、６２：ｐ”する寄生ト
ランジスタのベースとなる部分を高不コレクタ層、７１
：ｎ・ ベースコンタクト層、 鈍物濃度層で囲むことにより、寄生効果電流が減少させ
ることができ、消費電流が低減し、回路動作の精度の向
上した半導体集積回路が得られた。
しかも横形バイポーラトランジスタをｒｔＬ回路と同一
半導体素体に集積する場合には、Ｉ”Ｌ部作成工程の一
部と同時に本発明による構造を形成できるため、コスト
の増加もない。
半導体素体に集積する場合には、Ｉ”Ｌ部作成工程の一
部と同時に本発明による構造を形成できるため、コスト
の増加もない。
第１図は本発明の一実施例の半導体集積回路の要部断面
図、第２図は従来の集積回路の第１図に対応する断面図
、第３図はＩ！Ｌ部とバイポーラ部とのインターフェー
ス回路図、第４図は第１図の実施例の横形ＰＮＰ ）ラ
ンジスタ部の一部を切断して示した斜視図、第５図は本
発明の効果を示す寄生電流と横形トランジスタベース電
流との関係線図である。 １：ｐ形基板、２；ｎ′塊込層、３；ｐ°分離領域、４
：ｎ形エピタキシャル層 （ベース領域）、第１図 第３図 第２図
図、第２図は従来の集積回路の第１図に対応する断面図
、第３図はＩ！Ｌ部とバイポーラ部とのインターフェー
ス回路図、第４図は第１図の実施例の横形ＰＮＰ ）ラ
ンジスタ部の一部を切断して示した斜視図、第５図は本
発明の効果を示す寄生電流と横形トランジスタベース電
流との関係線図である。 １：ｐ形基板、２；ｎ′塊込層、３；ｐ°分離領域、４
：ｎ形エピタキシャル層 （ベース領域）、第１図 第３図 第２図
Claims (1)
- １）第一導電形の半導体基板上に高不純物濃度の第二導
電形の埋込層を介して積層された第二導電形のエピタキ
シャル層の第一導電形の分離領域に囲まれた領域をベー
ス領域とし、第一導電形のエミッタ層およびコレクタ層
と高不純物濃度の第二導電形のベースコンタクト層を形
成してなる横形トランジスタを有するものにおいて、ベ
ースコンタクト層がコレクタ層の周囲を囲むとともに埋
込層まで延長されたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156432A JPH0271555A (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156432A JPH0271555A (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271555A true JPH0271555A (ja) | 1990-03-12 |
Family
ID=15627621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156432A Pending JPH0271555A (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0271555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10541299B2 (en) | 2015-12-11 | 2020-01-21 | Seiko Epson Corporation | Semiconductor device and manufacturing method thereof |
-
1988
- 1988-06-24 JP JP63156432A patent/JPH0271555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10541299B2 (en) | 2015-12-11 | 2020-01-21 | Seiko Epson Corporation | Semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0669501A (ja) | 集積回路における静電的放電に対してパッドを保護するためのダイオード構造 | |
| US4543593A (en) | Semiconductor protective device | |
| JPH07297373A (ja) | 誘導性負荷要素に対する集積ドライバ回路装置 | |
| JP2003060059A (ja) | 保護回路および保護素子 | |
| JPH0271555A (ja) | 半導体集積回路 | |
| JPH1074958A (ja) | 半導体集積回路およびその製造方法 | |
| JPH11251533A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH04312968A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPH0244759A (ja) | 半導体集積回路装置 | |
| JPH0587023B2 (ja) | ||
| JPS6060753A (ja) | 半導体装置 | |
| JPS60119770A (ja) | 半導体装置 | |
| JP3286511B2 (ja) | 半導体集積回路 | |
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 | |
| JPS61208864A (ja) | Ｃ−ｍｏｓ集積回路装置 | |
| JPS5843560A (ja) | バイポ−ラ集積回路装置 | |
| JPH04147668A (ja) | 半導体集積回路装置とその製造方法 | |
| JPH10223846A (ja) | 入出力保護回路 | |
| JPS61276340A (ja) | 半導体集積回路装置 | |
| JPH07104743B2 (ja) | 電源回路 | |
| JPS59208868A (ja) | 半導体集積回路装置 | |
| JPH0677314A (ja) | 半導体装置 | |
| JPS63177549A (ja) | 半導体注入集積論理回路 | |
| JPS611046A (ja) | 半導体集積回路装置 | |
| JPS63164457A (ja) | 半導体集積回路 |