JPS63164457A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63164457A JPS63164457A JP31230586A JP31230586A JPS63164457A JP S63164457 A JPS63164457 A JP S63164457A JP 31230586 A JP31230586 A JP 31230586A JP 31230586 A JP31230586 A JP 31230586A JP S63164457 A JPS63164457 A JP S63164457A
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- JP
- Japan
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- input terminal
- transistor
- negative voltage
- terminal
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000002955 isolation Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 abstract description 17
- 230000001681 protective effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 26
- 230000003071 parasitic effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、負の電圧を入力端子に印加した場合に、内部
回路を保護する保護回路を具備する半導体集積回路に関
するものである。
回路を保護する保護回路を具備する半導体集積回路に関
するものである。
従来の技術
従来、負の電圧を入力端子に印加した場合に内部回路を
保護するために動作する保護回路（以後、対アース間保
護回路と記す。）を具備する半導体集積回路において、
対アース間保護回路の周辺のレイアウトは第５図に示す
ような構成であった。第５図において、７は半導体集積
回路、２は入力端子、４は対アース間保護回路、５は内
部回路である。入力端子２は内部回路５に接続されると
ともに、対アース間保護回路４にも接続されている。入
力端子２に負の電圧が印加されると、対アース間保護回
路４が動作し、内部回路５を保護する。
保護するために動作する保護回路（以後、対アース間保
護回路と記す。）を具備する半導体集積回路において、
対アース間保護回路の周辺のレイアウトは第５図に示す
ような構成であった。第５図において、７は半導体集積
回路、２は入力端子、４は対アース間保護回路、５は内
部回路である。入力端子２は内部回路５に接続されると
ともに、対アース間保護回路４にも接続されている。入
力端子２に負の電圧が印加されると、対アース間保護回
路４が動作し、内部回路５を保護する。
発明が解決しようとする問題点
第６図に、第５図の対アース間保護回路４としてダイオ
ードを、また、内部回路５としてｎｐｎ形トランジスタ
による反転増幅回路を、それぞれ、用いた場合の等価回
路を示す。第６図において、２は入力端子、４は対アー
ス間保護回路、５は内部回路であり、また、対アース間
保護回路４中の８はダイオード、内部回路５のうちの９
は電源端子、１０．１２は抵抗、１１はｎｐｎ形トラン
ジスタ、１３は出力端子である。第６図において、入力
端子２に正の電圧を印加した場合、ダイオード８は逆方
向にバイアスされ、遮断状態となり、ｎｐｎ形トランジ
スタ１１は導通状態となる。入力端子２に負の電圧を印
加した場合、ダイオード８は順方向にバイアスされて導
通状態となり、電流が流れ、内部回路５を保護する。
ードを、また、内部回路５としてｎｐｎ形トランジスタ
による反転増幅回路を、それぞれ、用いた場合の等価回
路を示す。第６図において、２は入力端子、４は対アー
ス間保護回路、５は内部回路であり、また、対アース間
保護回路４中の８はダイオード、内部回路５のうちの９
は電源端子、１０．１２は抵抗、１１はｎｐｎ形トラン
ジスタ、１３は出力端子である。第６図において、入力
端子２に正の電圧を印加した場合、ダイオード８は逆方
向にバイアスされ、遮断状態となり、ｎｐｎ形トランジ
スタ１１は導通状態となる。入力端子２に負の電圧を印
加した場合、ダイオード８は順方向にバイアスされて導
通状態となり、電流が流れ、内部回路５を保護する。
第６図の等価回路構成を半導体基板上にレイアウトした
場合の断面構造を第７図に示す。第７図において、２は
入力端子、９は電源端子、１５はｐ形基板、２３．２５
．２６はｎ形エピタキシャル層、１７．１８，２０．２
１はｎ形エピタキシャル層２３．２５．２６をアイソレ
ートするためのｎ十形拡散層、３１，３４．３５はｎｐ
ｎ形トランジスタのベース及び抵抗を形成するためのｐ
形波散層、３０，３２．２８．３３はｎｐｎ形トランジ
スタのコレクタ、エミッタ及びｎ形エピタキシャル層と
のコンタクトを取るためのｎ十形拡散層である。第７図
においてｎ十形拡散層２８とｎ十形拡散層１７．１８及
びｐ形、基板１５がそれぞれ第６図のダイオード８のカ
ソードとアノードを形成し、ｎ十形拡散層３０．３２が
それぞれ第６図のトランジスタ１１のコレクタとエミッ
タを、ｐ形波散層３１が第６図のトランジスタ１１のベ
ースを形成し、ｐ形波散層３４．３５はそれぞれ第６図
の抵抗１０．１２を形成している。またｎ十形拡散層″
３３はｎ十形拡散層２０．２１によってアイソレートさ
れたｎ形エピタキシャル層２６の電位を電源電圧にする
ために用いられている。
場合の断面構造を第７図に示す。第７図において、２は
入力端子、９は電源端子、１５はｐ形基板、２３．２５
．２６はｎ形エピタキシャル層、１７．１８，２０．２
１はｎ形エピタキシャル層２３．２５．２６をアイソレ
ートするためのｎ十形拡散層、３１，３４．３５はｎｐ
ｎ形トランジスタのベース及び抵抗を形成するためのｐ
形波散層、３０，３２．２８．３３はｎｐｎ形トランジ
スタのコレクタ、エミッタ及びｎ形エピタキシャル層と
のコンタクトを取るためのｎ十形拡散層である。第７図
においてｎ十形拡散層２８とｎ十形拡散層１７．１８及
びｐ形、基板１５がそれぞれ第６図のダイオード８のカ
ソードとアノードを形成し、ｎ十形拡散層３０．３２が
それぞれ第６図のトランジスタ１１のコレクタとエミッ
タを、ｐ形波散層３１が第６図のトランジスタ１１のベ
ースを形成し、ｐ形波散層３４．３５はそれぞれ第６図
の抵抗１０．１２を形成している。またｎ十形拡散層″
３３はｎ十形拡散層２０．２１によってアイソレートさ
れたｎ形エピタキシャル層２６の電位を電源電圧にする
ために用いられている。
第７図において、入力端子２に正電圧を印加するとｎ形
エピタキシャル層２３とｎ十形拡散層１７．１８及びｐ
形基板１５のｐｎ接合は逆方向にバイアスされるため、
このｐｎ接合には電流は流れない。ｐ形波散層３１とｎ
十形拡散層３２のｐｎ接合は順方向にバイアスされるた
め電流が流れ第６図におけるｎｐｎ形トランジスタ１１
のベース電流となる。ｎｐｎ形トランジスタ１１のコレ
クタには、ベース電流の電流増幅重信されたコレクタ電
流が流れる。つまりｎｐｎ形トランジスタ１１のベース
電流を！Ｂ、電流増幅率をｈＦＥ、コレクタ電流をＩｃ
としたとき、Ｉｃ＝ １ＢＸｈｐＰ、の式が成り立ち、
電源端子９の電圧をＶＣＣ５出力端子１３の電圧をＶＯ
ＵＴ、抵抗１０の抵抗値をＲｃとしたとき、ｎｐｎ形ト
ランジスタ１１が飽和しない範囲で出力端子１３の電圧
は、 ＶＯＵＴ’＝ＶＣＣ−ＲＣＸ ＩＢＸｈｐＨとなる。
エピタキシャル層２３とｎ十形拡散層１７．１８及びｐ
形基板１５のｐｎ接合は逆方向にバイアスされるため、
このｐｎ接合には電流は流れない。ｐ形波散層３１とｎ
十形拡散層３２のｐｎ接合は順方向にバイアスされるた
め電流が流れ第６図におけるｎｐｎ形トランジスタ１１
のベース電流となる。ｎｐｎ形トランジスタ１１のコレ
クタには、ベース電流の電流増幅重信されたコレクタ電
流が流れる。つまりｎｐｎ形トランジスタ１１のベース
電流を！Ｂ、電流増幅率をｈＦＥ、コレクタ電流をＩｃ
としたとき、Ｉｃ＝ １ＢＸｈｐＰ、の式が成り立ち、
電源端子９の電圧をＶＣＣ５出力端子１３の電圧をＶＯ
ＵＴ、抵抗１０の抵抗値をＲｃとしたとき、ｎｐｎ形ト
ランジスタ１１が飽和しない範囲で出力端子１３の電圧
は、 ＶＯＵＴ’＝ＶＣＣ−ＲＣＸ ＩＢＸｈｐＨとなる。
第７図の入力端子２に負の電圧を印加した場合、ｐ形波
散層３１とｎ十形拡散層３２でのｐｎ接合は、逆方向に
バイアスされるため電流は流れない。つまり、第６図に
おけるトランジスタのベース電流が流れず、コレクタ電
流も流れない。
散層３１とｎ十形拡散層３２でのｐｎ接合は、逆方向に
バイアスされるため電流は流れない。つまり、第６図に
おけるトランジスタのベース電流が流れず、コレクタ電
流も流れない。
よって、このときの出力端子１３の電圧ＶＯＵＴは、電
源電圧ＶＣＣに一致しなければならない。しかしながら
、ダイオード８が導通するため、Ｖ ＯＵＴが変化する
。この様子を第８図によって、さらに詳しく説明する。
源電圧ＶＣＣに一致しなければならない。しかしながら
、ダイオード８が導通するため、Ｖ ＯＵＴが変化する
。この様子を第８図によって、さらに詳しく説明する。
第８図は入力端子２に負の電圧を印加した場合の動作に
ついて、注入された電子を基本にして描いた図である。
ついて、注入された電子を基本にして描いた図である。
入力端子２に負の電圧を印加すると、ｎ形エピタキシャ
ル層２３とｎ十形拡散層１７．１８及びｐ形基板１５は
順方向にバイアスされ、ｎ十形拡散層１８及びｐ形基板
１５とｎ形エピタキシャル層２５のｐｎ接合は逆方向に
バイアスされている。順方向バイアスで注入される電子
は、ｎ十形拡散層１７．１８及びｐ形基板１５に入る。
ル層２３とｎ十形拡散層１７．１８及びｐ形基板１５は
順方向にバイアスされ、ｎ十形拡散層１８及びｐ形基板
１５とｎ形エピタキシャル層２５のｐｎ接合は逆方向に
バイアスされている。順方向バイアスで注入される電子
は、ｎ十形拡散層１７．１８及びｐ形基板１５に入る。
ｎ十形拡散層１７．１８及びｐ形基板１５に入った電子
の大多数は、グランドに流れるが、一部の電子は逆バイ
アスされたｎ形エピタキシャル層２５に到達し、ｎ十形
拡散層３０から流出する。つまりｎ十形拡散層２８、及
び３０がそれぞれエミッタとコレクタ、そしてｎ十形拡
散層１８．ｐ形基板１５がベースとなる寄生ｎｐｎ形ト
ランジスタ構造が形成される。この寄生ｎｐｎ形トラン
ジスタを考慮して第６図の回路を書き直すと、第９図の
ようになる。第９図において、３７は寄生ｎｐｎ形トラ
ンジスタであり、ベース、コレクタ、エミッタがそれぞ
れグランド、出力端子１３．入力端子２に接続された形
になる。第９図において入力端子２に負の電圧を印加す
ると、寄生ｎｐｎ形トランジスタ３７のエミッタベース
間は、順方向にバイアスされるため、エミッタ電流が流
れる。寄生ｎｐｎ形トランジスタ３７のエミッタ電流、
コレクタ電流をそれぞれＩＥ’＋ ｒ’ｃ’とし、電
流増幅率をｈＰＥ’とすると・−ｈＦＥ’ コレクタ電流は、Ｉｃ１ ＋ｈＰＥ’ ””となり、出
力端子１３の電圧ＶＯＵＴ’は、 ＶＯＵＴ’ ＜ ＶＣＣになる誤動作が生じてしまうと
いう問題点があった。
の大多数は、グランドに流れるが、一部の電子は逆バイ
アスされたｎ形エピタキシャル層２５に到達し、ｎ十形
拡散層３０から流出する。つまりｎ十形拡散層２８、及
び３０がそれぞれエミッタとコレクタ、そしてｎ十形拡
散層１８．ｐ形基板１５がベースとなる寄生ｎｐｎ形ト
ランジスタ構造が形成される。この寄生ｎｐｎ形トラン
ジスタを考慮して第６図の回路を書き直すと、第９図の
ようになる。第９図において、３７は寄生ｎｐｎ形トラ
ンジスタであり、ベース、コレクタ、エミッタがそれぞ
れグランド、出力端子１３．入力端子２に接続された形
になる。第９図において入力端子２に負の電圧を印加す
ると、寄生ｎｐｎ形トランジスタ３７のエミッタベース
間は、順方向にバイアスされるため、エミッタ電流が流
れる。寄生ｎｐｎ形トランジスタ３７のエミッタ電流、
コレクタ電流をそれぞれＩＥ’＋ ｒ’ｃ’とし、電
流増幅率をｈＰＥ’とすると・−ｈＦＥ’ コレクタ電流は、Ｉｃ１ ＋ｈＰＥ’ ””となり、出
力端子１３の電圧ＶＯＵＴ’は、 ＶＯＵＴ’ ＜ ＶＣＣになる誤動作が生じてしまうと
いう問題点があった。
本発明は、このような保護回路４が能動状態になった場
合にも内部回路５が、誤動作しない半導体集積回路を提
供することを目的とするものである。
合にも内部回路５が、誤動作しない半導体集積回路を提
供することを目的とするものである。
問題点を解決するための手段
この問題を解決するために、本発明は、保護回路の周囲
を正の電位に保たれた分離領域で囲んだものである。
を正の電位に保たれた分離領域で囲んだものである。
作用
この構造により、半導体集積回路の入力端子に負の電圧
がかかり、保護回路が能動状態になったとき、寄生トラ
ンジスタのコレクタは、保護回路周辺の分離領域となり
、内部回路が誤動作を起こさない２こととなる。
がかかり、保護回路が能動状態になったとき、寄生トラ
ンジスタのコレクタは、保護回路周辺の分離領域となり
、内部回路が誤動作を起こさない２こととなる。
実施例
第１図は本発明の一実施例による半導体集積回路のレイ
アウト構造を示したものである。第１図において半導体
集積回路１の入力端子２は、内部回路５へ接続されると
ともに対アース間保護回路４にも接続され、保護回路４
は、エピタキシャル層の電位が正電圧に保たれたアイソ
レーション領域６に周囲を囲まれている。
アウト構造を示したものである。第１図において半導体
集積回路１の入力端子２は、内部回路５へ接続されると
ともに対アース間保護回路４にも接続され、保護回路４
は、エピタキシャル層の電位が正電圧に保たれたアイソ
レーション領域６に周囲を囲まれている。
第２図は、第６図示の等価回路を第１図のレイアウト構
成で半導体基板上にレイアウトした断面構造を示した図
である。第２図において、第７図と同じ機能をもつ部分
には、第７図と同一の記号を符して説明を省略する。第
２図において、２２゜２４は対アース間保護回路を取り
囲むｎ形エピタキシャル層、２７．２９はそれぞれ、ｎ
形エピタキシャル層２２．２４の電位を電源電圧に保つ
ためのｎ十形拡散層、１６．１９はこれらのｎ十形拡散
層２７．２９を取り囲むｎ十形拡散層である。
成で半導体基板上にレイアウトした断面構造を示した図
である。第２図において、第７図と同じ機能をもつ部分
には、第７図と同一の記号を符して説明を省略する。第
２図において、２２゜２４は対アース間保護回路を取り
囲むｎ形エピタキシャル層、２７．２９はそれぞれ、ｎ
形エピタキシャル層２２．２４の電位を電源電圧に保つ
ためのｎ十形拡散層、１６．１９はこれらのｎ十形拡散
層２７．２９を取り囲むｎ十形拡散層である。
第２図において、入力端子２に正の電圧が印加された場
合は、従来の構成における動作と同じなので、ここでは
省略する。第２図において、入力端子２に負の電圧が印
加されるとｐ膨拡散層３１とｎ十形拡散層３２でのｐｎ
接合は逆方向にバイアスされるため電流が流れない。一
方、保護回路４の動作については、第３図によって、注
入された電子を基本にして詳しく説明する。
合は、従来の構成における動作と同じなので、ここでは
省略する。第２図において、入力端子２に負の電圧が印
加されるとｐ膨拡散層３１とｎ十形拡散層３２でのｐｎ
接合は逆方向にバイアスされるため電流が流れない。一
方、保護回路４の動作については、第３図によって、注
入された電子を基本にして詳しく説明する。
第３図において、入力端子２に負の電圧を印加するとｎ
形エピタキシャル層２３と、ｎ十形拡散層１．７．１８
及びｐ形基板１５は順方向にバイアスされ、ｎ十形拡散
層１６．１７．１８．１９及びｐ形基板１５と、ｎ形エ
ピタキシャル層２２゜２４のｐｎ接合は逆方向にバイア
スされている。
形エピタキシャル層２３と、ｎ十形拡散層１．７．１８
及びｐ形基板１５は順方向にバイアスされ、ｎ十形拡散
層１６．１７．１８．１９及びｐ形基板１５と、ｎ形エ
ピタキシャル層２２゜２４のｐｎ接合は逆方向にバイア
スされている。
ｎ形エピタキシャル層２３から注入された電子は、ｎ十
形拡散層１７．１８及びｐ形基板１５に入り、その大多
数は、グランドに流れるが、一部の電子は、ｎ形エピタ
キシャル層２２．２４に入り、ｎ十形拡散層２７．２９
から流出する。つまり、ｎ十形拡散層２８、及び２７．
２９がそれぞれエミッタとコレクタ、そしてｎ十形拡散
層１７．１８及びｐ形基板１５カーベ」スとなる寄生ｎ
ｐｎ形トランジスタ構造が形成される。この寄生ｎｐｎ
形トランジスタを考慮して等価回路を書き直すと第４図
のようになる。第４図において、１４は寄生ｎｐｎ形ト
ランジスタであり、ベース、エミッタは第９図の場合と
同様にそれぞれグランド、入力端子２に接続されるが、
コレクタは出力端子１３ではなく、電源端子９に接続さ
れることになる。第４図において入力端子２に負の電圧
を印加すると、ｎｐｎ形トランジスタ１４のエミッタベ
ース間は、順方向にバイアスされるためエミッタ電流が
流れる。寄生ｎｐｎ形トランジスタ１４めエミッ゛り電
□流、コレクタ電流をそれぞれＩＥ″、 ＩＣ″とし
電流増幅率をｈＦＥ’とすると、 かしながら、寄生ｎｐｎ形トランジスタ１４のコレクタ
は、電源端子９に直接接続されているため、コレクタ電
流は、電源端子９より供給される。このため内部回路５
には全く影響せず、誤動作は起こらない。
形拡散層１７．１８及びｐ形基板１５に入り、その大多
数は、グランドに流れるが、一部の電子は、ｎ形エピタ
キシャル層２２．２４に入り、ｎ十形拡散層２７．２９
から流出する。つまり、ｎ十形拡散層２８、及び２７．
２９がそれぞれエミッタとコレクタ、そしてｎ十形拡散
層１７．１８及びｐ形基板１５カーベ」スとなる寄生ｎ
ｐｎ形トランジスタ構造が形成される。この寄生ｎｐｎ
形トランジスタを考慮して等価回路を書き直すと第４図
のようになる。第４図において、１４は寄生ｎｐｎ形ト
ランジスタであり、ベース、エミッタは第９図の場合と
同様にそれぞれグランド、入力端子２に接続されるが、
コレクタは出力端子１３ではなく、電源端子９に接続さ
れることになる。第４図において入力端子２に負の電圧
を印加すると、ｎｐｎ形トランジスタ１４のエミッタベ
ース間は、順方向にバイアスされるためエミッタ電流が
流れる。寄生ｎｐｎ形トランジスタ１４めエミッ゛り電
□流、コレクタ電流をそれぞれＩＥ″、 ＩＣ″とし
電流増幅率をｈＦＥ’とすると、 かしながら、寄生ｎｐｎ形トランジスタ１４のコレクタ
は、電源端子９に直接接続されているため、コレクタ電
流は、電源端子９より供給される。このため内部回路５
には全く影響せず、誤動作は起こらない。
発明の効果
以上のように、本発明によれば、半導体集積回路の入力
端子に負の電圧が印加され、対アース間の保護回路が能
動状態となった場合においても内部回路への影響を防ぎ
誤動作を防止することができるという効果が得られる。
端子に負の電圧が印加され、対アース間の保護回路が能
動状態となった場合においても内部回路への影響を防ぎ
誤動作を防止することができるという効果が得られる。
第１図は本発明の半導体集積回路の一実施例の平面構造
を示すレイアウト図、第２図は前記実施例の断面図、第
３図は前記実施例の動作説明図、第４図は同実施例にお
いて寄生ｎｐｎ形トランジスタを考慮した等価回路図、
第５図は従来の半導体集積回路の平面構造を示すレイア
ウト図、第６図は前記従来例の等価回路図、第７図は前
記従来例の断面図、第８図は前記従来例の動作説明図、
第９図は前記従来例において寄生ｎｐｎ形トランジスタ
を考慮した等価回路図である。 １．７・・・・・・半導体集積回路、２・・・・・・入
力端子、４・・・・・・保護回路、５・・・・・・内部
回路、６・・・・・・正の電位に保たれたアイソレージ
日ン領域、８・・・・・・保護ダイオード、１１・・・
・・・ｎｐｎ形トランジスタ、１０．１２・・・・・・
抵抗、１４．３７・・・・・・寄生ｎｐｎ形トランジス
タ。 第４図 第６図 第７図
を示すレイアウト図、第２図は前記実施例の断面図、第
３図は前記実施例の動作説明図、第４図は同実施例にお
いて寄生ｎｐｎ形トランジスタを考慮した等価回路図、
第５図は従来の半導体集積回路の平面構造を示すレイア
ウト図、第６図は前記従来例の等価回路図、第７図は前
記従来例の断面図、第８図は前記従来例の動作説明図、
第９図は前記従来例において寄生ｎｐｎ形トランジスタ
を考慮した等価回路図である。 １．７・・・・・・半導体集積回路、２・・・・・・入
力端子、４・・・・・・保護回路、５・・・・・・内部
回路、６・・・・・・正の電位に保たれたアイソレージ
日ン領域、８・・・・・・保護ダイオード、１１・・・
・・・ｎｐｎ形トランジスタ、１０．１２・・・・・・
抵抗、１４．３７・・・・・・寄生ｎｐｎ形トランジス
タ。 第４図 第６図 第７図
Claims (1)
- 入力端子に負の電圧が印加された場合に動作して、同入
力端子に結合の内部回路を保護する保護回路を有し、前
記保護回路の周囲を正の電位に保たれた分離領域で取り
囲んだことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31230586A JPS63164457A (ja) | 1986-12-26 | 1986-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31230586A JPS63164457A (ja) | 1986-12-26 | 1986-12-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164457A true JPS63164457A (ja) | 1988-07-07 |
Family
ID=18027651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31230586A Pending JPS63164457A (ja) | 1986-12-26 | 1986-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164457A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0725442A1 (en) * | 1995-01-31 | 1996-08-07 | STMicroelectronics S.r.l. | Monolithic output stage self-protected against latch-up phenomena |
| KR100463681B1 (ko) * | 1997-05-23 | 2005-04-19 | 삼성전자주식회사 | 하드디스크드라이브어셈블리의클램핑장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821354A (ja) * | 1981-07-29 | 1983-02-08 | Nippon Denso Co Ltd | 半導体装置 |
-
1986
- 1986-12-26 JP JP31230586A patent/JPS63164457A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821354A (ja) * | 1981-07-29 | 1983-02-08 | Nippon Denso Co Ltd | 半導体装置 |
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