JPH0121632B2 - - Google Patents
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- JPH0121632B2 JPH0121632B2 JP56174410A JP17441081A JPH0121632B2 JP H0121632 B2 JPH0121632 B2 JP H0121632B2 JP 56174410 A JP56174410 A JP 56174410A JP 17441081 A JP17441081 A JP 17441081A JP H0121632 B2 JPH0121632 B2 JP H0121632B2
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- 230000004888 barrier function Effects 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims 3
- 239000010703 silicon Substances 0.000 claims 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 150000003376 silicon Chemical class 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 12
- 239000012535 impurity Substances 0.000 description 11
- 239000000969 carrier Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Description
【発明の詳細な説明】
この発明は、論理集積回路装置に関するもので
ある。
ある。
第1図は従来技術を説明するための論理回路の
一例である。この図において、信号入力端子Aは
シヨツトキーバリアダイオードD1,D2のカソー
ドに接続され、信号入力端子Bはシヨツトキーバ
リアダイオードD3,D4のカソードに接続される。
シヨツトキーバリアダイオードD1,D3のアノー
ドは接地端子Gndに接続され、シヨツトキーバリ
アダイオードD2,D4のアノードは抵抗R1を介し
て電源端子Vccに接続される。また、シヨツトキ
ーバリアダイオードD2,D4のアノードはNPNト
ランジスタQ1のベースに接続され、このトラン
ジスタQ1のエミツタはダイオードD5を介して接
地端子Gndに接続される。一方、NPNトランジ
スタQ1のコレクタは、信号出力端子Yに接続さ
れるとともに、抵抗R2を介して電源端子Vccに接
続される。
一例である。この図において、信号入力端子Aは
シヨツトキーバリアダイオードD1,D2のカソー
ドに接続され、信号入力端子Bはシヨツトキーバ
リアダイオードD3,D4のカソードに接続される。
シヨツトキーバリアダイオードD1,D3のアノー
ドは接地端子Gndに接続され、シヨツトキーバリ
アダイオードD2,D4のアノードは抵抗R1を介し
て電源端子Vccに接続される。また、シヨツトキ
ーバリアダイオードD2,D4のアノードはNPNト
ランジスタQ1のベースに接続され、このトラン
ジスタQ1のエミツタはダイオードD5を介して接
地端子Gndに接続される。一方、NPNトランジ
スタQ1のコレクタは、信号出力端子Yに接続さ
れるとともに、抵抗R2を介して電源端子Vccに接
続される。
第2図は、このように構成された論理回路を半
導体集積回路によつて形成した場合の断面図であ
り、特に隣接して配置されたシヨツトキーバリア
ダイオードD1とNPNトランジスタQ1とを示して
いる。この図において、P型単結晶シリコン基板
からなるP型領域1は接地端子Gndに接続されて
おり、このP型領域1の表面に形成されたN型エ
ピタキシヤル領域2,3はP型分離領域4,5,
6によつて互いに分離されている。エピタキシヤ
ル領域2はシヨツトキーバリアダイオードD1の
カソードを構成するものであり、その表面側所定
個所に形成されたN型不純物拡散領域7およびそ
の上の電極8によつて信号入力端子Aに接続され
る。また、エピタキシヤル領域2の表面には、シ
ヨツトキーバリアダイオードD1のアノードとし
てのシヨツトキー電極9が形成されており、この
電極9は接地端子Gndに接続される。エピタキシ
ヤル領域3はNPNトランジスタQ1のコレクタを
構成しており、その表面側所定個所には、NPN
トランジスタQ1のベースとしてのP型不純物拡
散領域10が形成される。このP型不純物拡散領
域10には、NPNトランジスタQ1のエミツタと
してのN型不純物拡散領域11が形成される。エ
ピタキシヤル領域3内には、さらに、N型不純物
拡散領域12が形成されている。このN型不純物
拡散領域12および前記拡散領域11,10上に
は、それぞれ電極13,14,15が形成されて
いる。これら電極13,14,15および前記電
極8,9以外のエピタキシヤル領域2,3表面お
よびP型分離領域4,5,6の表面は絶縁膜16
で覆われている。また、エピタキシヤル領域2,
3とP型領域1間には、N型埋込み領域17,1
8が形成されている。このN型埋込み領域17,
18は、信号入力端子Aの直列抵抗およびNPN
トランジスタQ1のコレクタ抵抗を低減するため
のものである。
導体集積回路によつて形成した場合の断面図であ
り、特に隣接して配置されたシヨツトキーバリア
ダイオードD1とNPNトランジスタQ1とを示して
いる。この図において、P型単結晶シリコン基板
からなるP型領域1は接地端子Gndに接続されて
おり、このP型領域1の表面に形成されたN型エ
ピタキシヤル領域2,3はP型分離領域4,5,
6によつて互いに分離されている。エピタキシヤ
ル領域2はシヨツトキーバリアダイオードD1の
カソードを構成するものであり、その表面側所定
個所に形成されたN型不純物拡散領域7およびそ
の上の電極8によつて信号入力端子Aに接続され
る。また、エピタキシヤル領域2の表面には、シ
ヨツトキーバリアダイオードD1のアノードとし
てのシヨツトキー電極9が形成されており、この
電極9は接地端子Gndに接続される。エピタキシ
ヤル領域3はNPNトランジスタQ1のコレクタを
構成しており、その表面側所定個所には、NPN
トランジスタQ1のベースとしてのP型不純物拡
散領域10が形成される。このP型不純物拡散領
域10には、NPNトランジスタQ1のエミツタと
してのN型不純物拡散領域11が形成される。エ
ピタキシヤル領域3内には、さらに、N型不純物
拡散領域12が形成されている。このN型不純物
拡散領域12および前記拡散領域11,10上に
は、それぞれ電極13,14,15が形成されて
いる。これら電極13,14,15および前記電
極8,9以外のエピタキシヤル領域2,3表面お
よびP型分離領域4,5,6の表面は絶縁膜16
で覆われている。また、エピタキシヤル領域2,
3とP型領域1間には、N型埋込み領域17,1
8が形成されている。このN型埋込み領域17,
18は、信号入力端子Aの直列抵抗およびNPN
トランジスタQ1のコレクタ抵抗を低減するため
のものである。
以上のような論理回路は、ナンド論理動作をす
る。すなわち、信号入力端子A,Bが共に高値の
電圧レベルの時は、トランジスタQ1が導通して
信号出力端子Yが低値の電圧レベルとなる。一
方、信号入力端子A,Bのうち少なくとも一つが
低値の電圧レベルになると、トランジスタQ1が
遮断して信号出力端子Yが高値の電圧レベルとな
る。
る。すなわち、信号入力端子A,Bが共に高値の
電圧レベルの時は、トランジスタQ1が導通して
信号出力端子Yが低値の電圧レベルとなる。一
方、信号入力端子A,Bのうち少なくとも一つが
低値の電圧レベルになると、トランジスタQ1が
遮断して信号出力端子Yが高値の電圧レベルとな
る。
このように、上記論理回路はナンド論理動作を
するが、いま、信号入力端子Aの低値の電圧レベ
ルが接地電位より低下して約−0.6Vの値になる
と、第2図のP型領域1とエピタキシヤル領域
2,3とをそれぞれベース・エミツタ・コレクタ
とする寄生NPNトランジスタQ2が活性動作状態
となる。したがつて、第3図に示すように、信号
入力端子Aには、シヨツトキーバリアダイオード
D1の電流1と、寄生NPNトランジスタQ2のベ
ース電流2、さらにはこの電流2に寄生NPN
トランジスタQ2の電流増幅率を乗じたコレクタ
電流3とが流れ、コレクタ電流3は、論理を司
るNPNトランジスタQ1のコレクタ電流4ととも
に抵抗R2を流れる。この抵抗R2に前記寄生NPN
トランジスタQ2のコレクタ電流3が流れると、
その抵抗R2による電圧降下によつて信号出力端
子Yの電位が低下し、信号出力端子Yが低値の電
圧レベルとなる。
するが、いま、信号入力端子Aの低値の電圧レベ
ルが接地電位より低下して約−0.6Vの値になる
と、第2図のP型領域1とエピタキシヤル領域
2,3とをそれぞれベース・エミツタ・コレクタ
とする寄生NPNトランジスタQ2が活性動作状態
となる。したがつて、第3図に示すように、信号
入力端子Aには、シヨツトキーバリアダイオード
D1の電流1と、寄生NPNトランジスタQ2のベ
ース電流2、さらにはこの電流2に寄生NPN
トランジスタQ2の電流増幅率を乗じたコレクタ
電流3とが流れ、コレクタ電流3は、論理を司
るNPNトランジスタQ1のコレクタ電流4ととも
に抵抗R2を流れる。この抵抗R2に前記寄生NPN
トランジスタQ2のコレクタ電流3が流れると、
その抵抗R2による電圧降下によつて信号出力端
子Yの電位が低下し、信号出力端子Yが低値の電
圧レベルとなる。
すなわち、従来は、信号入力端子の電位が低値
の電圧レベルのとき信号出力端子が高値の電圧レ
ベルであるような論理回路で、信号入力端子の低
値の電圧レベルがアンダーシユートによつて接地
電位より低下すると、寄生NPNトランジスタが
動作し、そのコレクタ電流が負荷抵抗を流れ、そ
の抵抗の電圧降下によつて信号出力端子の電位が
低下し、信号出力端子が低値の電圧レベルとなる
ために前記論理回路が誤動作する欠点があつた。
の電圧レベルのとき信号出力端子が高値の電圧レ
ベルであるような論理回路で、信号入力端子の低
値の電圧レベルがアンダーシユートによつて接地
電位より低下すると、寄生NPNトランジスタが
動作し、そのコレクタ電流が負荷抵抗を流れ、そ
の抵抗の電圧降下によつて信号出力端子の電位が
低下し、信号出力端子が低値の電圧レベルとなる
ために前記論理回路が誤動作する欠点があつた。
この発明は上記の点に鑑みなされたもので、論
理回路を構成する負荷抵抗手段に対して、寄生ト
ランジスタによつて発生する寄生コレクタ電流の
側路を設けることにより、前記寄生コレクタ電流
による論理回路の誤動作を防止した論理集積回路
装置を提供することを目的とする。また、この発
明は、寄生トランジスタの飽和を防止して、過渡
応答特性のよい前記電流側路を構成することを目
的とする。
理回路を構成する負荷抵抗手段に対して、寄生ト
ランジスタによつて発生する寄生コレクタ電流の
側路を設けることにより、前記寄生コレクタ電流
による論理回路の誤動作を防止した論理集積回路
装置を提供することを目的とする。また、この発
明は、寄生トランジスタの飽和を防止して、過渡
応答特性のよい前記電流側路を構成することを目
的とする。
以下この発明の実施例を図面を参照して説明す
るが、その前にこの発明と関連する参考例につい
て説明しておく。
るが、その前にこの発明と関連する参考例につい
て説明しておく。
第4図はこの発明の参考例を示す図である。こ
の図において、P型領域21はP型単結晶シリコ
ン基板からなり、接地(負電源電位に結合)され
る。このP型領域21の表面にはN型エピタキシ
ヤル領域22が形成される。このN型エピタキシ
ヤル領域22は、P型分離領域23,24,2
5,26によつて各部に絶縁分離される。よつ
て、P型領域21上には、互いに離間して第1、
第2、第3のN型エピタキシヤル領域27,2
8,29が形成される。第1のN型エピタキシヤ
ル領域27は、その表面側所定個所に設けたN型
不純物拡散領域30と、その上の電極31とによ
つて論理信号の入力端子Aに接続される。第1の
N型エピタキシヤル領域27と第3のN型エピタ
キシヤル領域29間に位置する第2のN型エピタ
キシヤル領域28は、同様に設けたN型不純物拡
散領域32と電極33とによつて接地(負電源電
位に結合)される。第3のN型エピタキシヤル領
域29は、同様に設けたN型不純物拡散領域34
と電極35とによつて信号出力端子Yに結合され
る。さらに、第3のN型エピタキシヤル領域29
は、前記電極35に接続した抵抗(負荷抵抗手
段)Rを介して電源端子(正電源電位)Vccに結
合される。なお、エピタキヤル領域22の表面お
よびP型分離領域23〜26の表面は、前記電極
31,33,35部を除いて絶縁膜36で覆われ
ている。また、第3のN型エピタキシヤル領域2
9は、第1のN型エピタキシヤル領域27が論理
信号によつて論理“0”の時、論理“1”となる
領域である。
の図において、P型領域21はP型単結晶シリコ
ン基板からなり、接地(負電源電位に結合)され
る。このP型領域21の表面にはN型エピタキシ
ヤル領域22が形成される。このN型エピタキシ
ヤル領域22は、P型分離領域23,24,2
5,26によつて各部に絶縁分離される。よつ
て、P型領域21上には、互いに離間して第1、
第2、第3のN型エピタキシヤル領域27,2
8,29が形成される。第1のN型エピタキシヤ
ル領域27は、その表面側所定個所に設けたN型
不純物拡散領域30と、その上の電極31とによ
つて論理信号の入力端子Aに接続される。第1の
N型エピタキシヤル領域27と第3のN型エピタ
キシヤル領域29間に位置する第2のN型エピタ
キシヤル領域28は、同様に設けたN型不純物拡
散領域32と電極33とによつて接地(負電源電
位に結合)される。第3のN型エピタキシヤル領
域29は、同様に設けたN型不純物拡散領域34
と電極35とによつて信号出力端子Yに結合され
る。さらに、第3のN型エピタキシヤル領域29
は、前記電極35に接続した抵抗(負荷抵抗手
段)Rを介して電源端子(正電源電位)Vccに結
合される。なお、エピタキヤル領域22の表面お
よびP型分離領域23〜26の表面は、前記電極
31,33,35部を除いて絶縁膜36で覆われ
ている。また、第3のN型エピタキシヤル領域2
9は、第1のN型エピタキシヤル領域27が論理
信号によつて論理“0”の時、論理“1”となる
領域である。
このように構成された装置においては、いま、
入力端子Aが接地電位より低下して、第1のN型
エピタキシヤル領域27の電位が、P型導電形領
域(P型領域21とP型分離領域23,24から
なる)とN型導電形領域(第1のN型エピタキシ
ヤル領域27からなる)とで形成されるPN接合
の順方向電圧より低下すると、前記N型導電形領
域から前記P型導電形領域へ少数キヤリアが注入
され前記P型導電形領域と第2のN型エピタキシ
ヤル領域28とで形成されるPN接合に達するの
で、前記P型導電形領域をベース、第1のN型エ
ピタキシヤル領域27をエミツタ、第2のN型エ
ピタキシヤル領域28をコレクタとする寄生
NPNトランジスタQが導通する。しかし、この
寄生NPNトランジスタQのコレクタ電流は、N
型不純物拡散領域32と電極33を流れて接地さ
れ、抵抗Rには流れない。したがつて、信号出力
端子Yは、前記コレクタ電流の影響を受けない。
入力端子Aが接地電位より低下して、第1のN型
エピタキシヤル領域27の電位が、P型導電形領
域(P型領域21とP型分離領域23,24から
なる)とN型導電形領域(第1のN型エピタキシ
ヤル領域27からなる)とで形成されるPN接合
の順方向電圧より低下すると、前記N型導電形領
域から前記P型導電形領域へ少数キヤリアが注入
され前記P型導電形領域と第2のN型エピタキシ
ヤル領域28とで形成されるPN接合に達するの
で、前記P型導電形領域をベース、第1のN型エ
ピタキシヤル領域27をエミツタ、第2のN型エ
ピタキシヤル領域28をコレクタとする寄生
NPNトランジスタQが導通する。しかし、この
寄生NPNトランジスタQのコレクタ電流は、N
型不純物拡散領域32と電極33を流れて接地さ
れ、抵抗Rには流れない。したがつて、信号出力
端子Yは、前記コレクタ電流の影響を受けない。
以上説明したように、参考例では、接地された
第2のN型エピタキシヤル領域28が、抵抗Rに
対する寄生NPNトランジスタQのコレクタ電流
の側路を構成するために、信号出力端子Yの電位
は前記コレクタ電流の影響を受けない。したがつ
て、入力端子Aが低値の電圧レベルのときに信号
出力端子Yが高値の電圧レベルである論理回路の
誤動作を防止できる利点がある。
第2のN型エピタキシヤル領域28が、抵抗Rに
対する寄生NPNトランジスタQのコレクタ電流
の側路を構成するために、信号出力端子Yの電位
は前記コレクタ電流の影響を受けない。したがつ
て、入力端子Aが低値の電圧レベルのときに信号
出力端子Yが高値の電圧レベルである論理回路の
誤動作を防止できる利点がある。
参考例は、第2のN型エピタキシヤル領域28
を接地して、抵抗Rに対する寄生NPNトランジ
スタQのコレクタ電流の側路を形成する場合を説
明したが、第5図のこの発明の実施例のようにし
てもよい。
を接地して、抵抗Rに対する寄生NPNトランジ
スタQのコレクタ電流の側路を形成する場合を説
明したが、第5図のこの発明の実施例のようにし
てもよい。
すなわち、この発明の実施例では、第2のN型
エピタキシヤル領域28をN型不純物拡散領域3
2と電極33とで電源端子(正電源電位)Vccに
接続するとともに、第2のN型エピタキシヤル領
域28の表面に、シヨツトキーバリアダイオード
Dを形成するシヨツトキー電極37を形成して、
これを接地(負電源電位に結合)する。その他
は、参考例と同一である。
エピタキシヤル領域28をN型不純物拡散領域3
2と電極33とで電源端子(正電源電位)Vccに
接続するとともに、第2のN型エピタキシヤル領
域28の表面に、シヨツトキーバリアダイオード
Dを形成するシヨツトキー電極37を形成して、
これを接地(負電源電位に結合)する。その他
は、参考例と同一である。
この発明の実施例においては、寄生NPNトラ
ンジスタQのコレクタ電流が電源端子Vccに短絡
されるので、参考例と同様に、入力端子Aが低値
の電圧レベルのとき信号出力端子Yが高値の電圧
レベルである論理回路の誤動作を防止する効果が
生じる。また、この実施例では、寄生NPNトラ
ンジスタQのベース・コレクタ間がシヨツトキー
バリアダイオードDでクランプされるので、入力
のアンダシユートに対して寄生NPNトランジス
タQが飽和することが防止され速やかに応答する
ために、過渡応答性の優れた電流短絡回路(電流
側路)を構成できる。もし、このシヨツトキーバ
リアダイオードDによるクランプを有していない
場合は、寄生NPNトランジスタQの飽和状態に
おいてP型領域21へ注入される過剰なキヤリア
がP型領域21内を拡散し、P型領域21の電位
を変化させることによつて隣接素子の動作へ悪影
響を与える恐れがある。この発明の実施例によれ
ば、前述のように寄生NPNトランジスタQの飽
和が防止され、応答性がよいため、キヤリアがP
型領域21内を拡散し、該領域電位を変化させ、
隣接素子の動作へ悪影響を与えるということはな
い。
ンジスタQのコレクタ電流が電源端子Vccに短絡
されるので、参考例と同様に、入力端子Aが低値
の電圧レベルのとき信号出力端子Yが高値の電圧
レベルである論理回路の誤動作を防止する効果が
生じる。また、この実施例では、寄生NPNトラ
ンジスタQのベース・コレクタ間がシヨツトキー
バリアダイオードDでクランプされるので、入力
のアンダシユートに対して寄生NPNトランジス
タQが飽和することが防止され速やかに応答する
ために、過渡応答性の優れた電流短絡回路(電流
側路)を構成できる。もし、このシヨツトキーバ
リアダイオードDによるクランプを有していない
場合は、寄生NPNトランジスタQの飽和状態に
おいてP型領域21へ注入される過剰なキヤリア
がP型領域21内を拡散し、P型領域21の電位
を変化させることによつて隣接素子の動作へ悪影
響を与える恐れがある。この発明の実施例によれ
ば、前述のように寄生NPNトランジスタQの飽
和が防止され、応答性がよいため、キヤリアがP
型領域21内を拡散し、該領域電位を変化させ、
隣接素子の動作へ悪影響を与えるということはな
い。
以上詳述したように、この発明の論理集積回路
装置においては、論理回路を構成する負荷抵抗手
段に対して、寄生トランジスタによつて発生する
寄生コレクタ電流の側路を設け、論理回路の出力
電圧が前記電流の影響を受けないようにしたの
で、前記電流による論理回路の誤動作を防止でき
る。また、この発明の装置によれば、シヨツトキ
ーバリアダイオードで寄生トランジスタのベー
ス・コレクタ間をクランプして該寄生トランジス
タの飽和を防止し過渡応答特性のよい電流側路を
形成したので、前記トランジスタの飽和にともな
いキヤリアが基板内を拡散して基板電位を変化さ
せ、隣接素子の動作へ悪影響を与えるということ
を防止できる。
装置においては、論理回路を構成する負荷抵抗手
段に対して、寄生トランジスタによつて発生する
寄生コレクタ電流の側路を設け、論理回路の出力
電圧が前記電流の影響を受けないようにしたの
で、前記電流による論理回路の誤動作を防止でき
る。また、この発明の装置によれば、シヨツトキ
ーバリアダイオードで寄生トランジスタのベー
ス・コレクタ間をクランプして該寄生トランジス
タの飽和を防止し過渡応答特性のよい電流側路を
形成したので、前記トランジスタの飽和にともな
いキヤリアが基板内を拡散して基板電位を変化さ
せ、隣接素子の動作へ悪影響を与えるということ
を防止できる。
第1図は従来技術を説明するための論理回路
図、第2図は前記論理回路の一部を半導体集積回
路で構成した場合の断面図、第3図は前記論理回
路の寄生NPNトランジスタの動作説明図、第4
図はこの発明と関連する参考例を示す断面図、第
5図はこの発明の実施例を示す断面図である。 21…P型領域、27…第1のN型エピタキシ
ヤル領域、28…第2のN型エピタキシヤル領
域、29…第3のN型エピタキシヤル領域、A…
入力端子、R…抵抗、Vcc…電源端子、37…シ
ヨツトキー電極。
図、第2図は前記論理回路の一部を半導体集積回
路で構成した場合の断面図、第3図は前記論理回
路の寄生NPNトランジスタの動作説明図、第4
図はこの発明と関連する参考例を示す断面図、第
5図はこの発明の実施例を示す断面図である。 21…P型領域、27…第1のN型エピタキシ
ヤル領域、28…第2のN型エピタキシヤル領
域、29…第3のN型エピタキシヤル領域、A…
入力端子、R…抵抗、Vcc…電源端子、37…シ
ヨツトキー電極。
Claims (1)
- 1 負電源電位に結合されるP型単結晶シリコン
基板と、このシリコン基板表面に配置され、かつ
論理信号が入力される第1のN型エピタキシヤル
領域と、同様に前記シリコン基板表面に配置さ
れ、かつ負荷抵抗手段を介して正電源電位に結合
され、前記第1のN型エピタキシヤル領域に論理
“0”の信号が入力されると論理“1”の信号を
出力する第3のN型エピタキシヤル領域と、この
第3のN型エピタキシヤル領域と前記第1のN型
エピタキシヤル領域の間にてこれらと同様に前記
シリコン基板表面に配置され、かつ前記正電源電
位に結合される第2のN型エピタキシヤル領域
と、これら第1、第2、第3のN型エピタキシヤ
ル領域の各々を絶縁分離するP型分離領域と、前
記第2のN型エピタキシヤル領域表面に配置さ
れ、かつ前記負電源電位に結合されるシヨツトキ
ーバリアダイオード形成用シヨツトキー電極とを
具備してなる論理集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17441081A JPS5877254A (ja) | 1981-11-02 | 1981-11-02 | 論理集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17441081A JPS5877254A (ja) | 1981-11-02 | 1981-11-02 | 論理集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5877254A JPS5877254A (ja) | 1983-05-10 |
JPH0121632B2 true JPH0121632B2 (ja) | 1989-04-21 |
Family
ID=15978063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17441081A Granted JPS5877254A (ja) | 1981-11-02 | 1981-11-02 | 論理集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5877254A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5068057B2 (ja) * | 2006-10-19 | 2012-11-07 | 三菱電機株式会社 | 半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5326686A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Protection circuit device for semi conductor |
JPS5698839A (en) * | 1980-01-10 | 1981-08-08 | Rohm Co Ltd | Integrated circuit for dc load |
JPS56101767A (en) * | 1980-01-18 | 1981-08-14 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55159552U (ja) * | 1979-05-01 | 1980-11-15 |
-
1981
- 1981-11-02 JP JP17441081A patent/JPS5877254A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5326686A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Protection circuit device for semi conductor |
JPS5698839A (en) * | 1980-01-10 | 1981-08-08 | Rohm Co Ltd | Integrated circuit for dc load |
JPS56101767A (en) * | 1980-01-18 | 1981-08-14 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS5877254A (ja) | 1983-05-10 |
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