JPS6223465B2 - - Google Patents
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- JPS6223465B2 JPS6223465B2 JP496180A JP496180A JPS6223465B2 JP S6223465 B2 JPS6223465 B2 JP S6223465B2 JP 496180 A JP496180 A JP 496180A JP 496180 A JP496180 A JP 496180A JP S6223465 B2 JPS6223465 B2 JP S6223465B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0664—Vertical bipolar transistor in combination with diodes
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は入力部に入力クランプダイオードをも
つ半導体集積回路の誤動作防止技術、特に寄生素
子による誤動作を軽減するための技術に関するも
のである。
つ半導体集積回路の誤動作防止技術、特に寄生素
子による誤動作を軽減するための技術に関するも
のである。
論理回路用半導体集積回路（以下ICと言う。）
の入力端子に伝送線等からの入力を印加する場合
に伝送線上に負極性のパルス性雑音が重畳するこ
とがあり、それによつてICが誤動作したり、破
壊したりすることがある。その対策として、一般
の論理回路用ICにおいては、その入力端子部に
上記負極性のパルスをクランプする目的でクラン
プダイオードDicが設けられている。
の入力端子に伝送線等からの入力を印加する場合
に伝送線上に負極性のパルス性雑音が重畳するこ
とがあり、それによつてICが誤動作したり、破
壊したりすることがある。その対策として、一般
の論理回路用ICにおいては、その入力端子部に
上記負極性のパルスをクランプする目的でクラン
プダイオードDicが設けられている。
第１図は従来のクランプダイオードDicの一例
を示すもので、同図中１はＰ形半導体基板、２は
各半導体素子を分離するためのP+形領域（分離
層）、３はクランプダイオードDicのカソード電
極、４はアノード電極である。５はカソード電極
と半導体とのオーミツクコンタクトを得るための
N+形領域、６はシヨツトキバリアダイオード、
（以下SBDという。）のガードリングとして作用す
るＰ形領域を示す。またＰ形領域６はP+形領域
２まで及んでいるためアノード電極４の電位は
P+形領域２の電位（通常回路の最低電位にして
ある）と同電位になる。７はエピタキシヤル成長
により形成されたN-形領域で、上記カソード電
極と接触してSBDを構成している。８はIC内に
形成された論理用NPNトランジスタにおけるコ
レクタとして動作するN-形領域であり、９ａ，
９ｂは上記SBD NPNトランジスタ等の直列抵抗
を低減するためのN+形領域である。また１０は
コレクタ電極、１１はコレクタ電極１０と上記
N-形領域とのオーミツクコンタクトをとるため
のN+形領域であり、１２はエミツタ電極、１３
はN+形領域でありエミツタ領域として動作す
る。１４はベース電極、１５はベース領域として
動作するＰ形領域、１６は保護膜である。
を示すもので、同図中１はＰ形半導体基板、２は
各半導体素子を分離するためのP+形領域（分離
層）、３はクランプダイオードDicのカソード電
極、４はアノード電極である。５はカソード電極
と半導体とのオーミツクコンタクトを得るための
N+形領域、６はシヨツトキバリアダイオード、
（以下SBDという。）のガードリングとして作用す
るＰ形領域を示す。またＰ形領域６はP+形領域
２まで及んでいるためアノード電極４の電位は
P+形領域２の電位（通常回路の最低電位にして
ある）と同電位になる。７はエピタキシヤル成長
により形成されたN-形領域で、上記カソード電
極と接触してSBDを構成している。８はIC内に
形成された論理用NPNトランジスタにおけるコ
レクタとして動作するN-形領域であり、９ａ，
９ｂは上記SBD NPNトランジスタ等の直列抵抗
を低減するためのN+形領域である。また１０は
コレクタ電極、１１はコレクタ電極１０と上記
N-形領域とのオーミツクコンタクトをとるため
のN+形領域であり、１２はエミツタ電極、１３
はN+形領域でありエミツタ領域として動作す
る。１４はベース電極、１５はベース領域として
動作するＰ形領域、１６は保護膜である。
そしてこのようなICは一般には次のように作
られる。
られる。
まずP-形シリコンより成るP-形半導体基板１
を用意し、次にN+形領域９ａ，９ｂを得るため
に拡散、イオン打込法等によりＮ形不純物を高濃
度に基板１に部分的に導入し、次にN-形領域
７，８を得るためにエピタキシヤル法により基板
全面にN-形のシリコン半導体を成長させ、次に
半導体素子間を電気的に分離するために、拡散、
イオン打込みおよび熱処理等によりＰ形不純物を
高濃度にかつ部分的に上記基板１に達するように
導入し、しかる後Ｐ形領域６，１５を得るため
に、拡散、イオン打込み法等によりＰ形不純物を
部分的に導入し、その後N+形領域５，１１，１
３を得るために、拡散、イオン打込み法等により
Ｐ形不純物を高濃度に部分的に導入する。その後
上記拡散、イオン打込み法等においてマスクとし
て用いられた２酸化シリコン膜（SiC2）等の絶縁
膜１６にコンタクト用孔を形成し、アルミニウム
等の電極３，４，１０，１２，１４を形成すると
同時に上記絶縁膜１６上に配線層（図示せず）を
形成する。この配線層の内、入力端子からの配線
は上記クランプダイオードDicとして用いられる
SBDのアノード電極３および論理回路用IC内の
入力回路部（例えばTTLロジツクではエミツタ
電極）に接続される。このようなクランプダイオ
ードDicをもつたICにおいては、電極３の電圧が
SBDからなるクランプダイオードDicの順方向電
圧以下になるとクランプダイオードDicが導通し
て、それ以下の電位になるのを阻止するように働
らく。すなわち負の大振幅パルスが印加された場
合それを順方向電圧程度にクランプすることがで
きる。
を用意し、次にN+形領域９ａ，９ｂを得るため
に拡散、イオン打込法等によりＮ形不純物を高濃
度に基板１に部分的に導入し、次にN-形領域
７，８を得るためにエピタキシヤル法により基板
全面にN-形のシリコン半導体を成長させ、次に
半導体素子間を電気的に分離するために、拡散、
イオン打込みおよび熱処理等によりＰ形不純物を
高濃度にかつ部分的に上記基板１に達するように
導入し、しかる後Ｐ形領域６，１５を得るため
に、拡散、イオン打込み法等によりＰ形不純物を
部分的に導入し、その後N+形領域５，１１，１
３を得るために、拡散、イオン打込み法等により
Ｐ形不純物を高濃度に部分的に導入する。その後
上記拡散、イオン打込み法等においてマスクとし
て用いられた２酸化シリコン膜（SiC2）等の絶縁
膜１６にコンタクト用孔を形成し、アルミニウム
等の電極３，４，１０，１２，１４を形成すると
同時に上記絶縁膜１６上に配線層（図示せず）を
形成する。この配線層の内、入力端子からの配線
は上記クランプダイオードDicとして用いられる
SBDのアノード電極３および論理回路用IC内の
入力回路部（例えばTTLロジツクではエミツタ
電極）に接続される。このようなクランプダイオ
ードDicをもつたICにおいては、電極３の電圧が
SBDからなるクランプダイオードDicの順方向電
圧以下になるとクランプダイオードDicが導通し
て、それ以下の電位になるのを阻止するように働
らく。すなわち負の大振幅パルスが印加された場
合それを順方向電圧程度にクランプすることがで
きる。
しかしながら、このようなクランプダイオード
DicをもつたICにおいて、一般に領域１，２，６
は通常の回路動作における最低電位に保持されて
おり、したがつて領域１，２，６と領域８，９ｂ
との間のPN接合は逆バイアスされるが、一方領
域１，２，６と領域７，９ａの間のPN接合につ
いて見ると入力端子すなわち電極３に負の大振幅
のパルスが印加されたときには電極３の電位が
SBDの順方向電圧よりさらに低下し、上記PN接
合も順方向にバイアスされてしまうことがあり、
そのような場合には該PN接合に順方向電流が流
れることとなる。
DicをもつたICにおいて、一般に領域１，２，６
は通常の回路動作における最低電位に保持されて
おり、したがつて領域１，２，６と領域８，９ｂ
との間のPN接合は逆バイアスされるが、一方領
域１，２，６と領域７，９ａの間のPN接合につ
いて見ると入力端子すなわち電極３に負の大振幅
のパルスが印加されたときには電極３の電位が
SBDの順方向電圧よりさらに低下し、上記PN接
合も順方向にバイアスされてしまうことがあり、
そのような場合には該PN接合に順方向電流が流
れることとなる。
このような現象が生じたときには、第１図に示
すように領域７，９ａがエミツタ、領域１，２が
ベース、領域８，９ｂがコレクタとする寄生
NPNトランジスタが動作し、領域８，９ｂの電
位に影響を与えることとなる。
すように領域７，９ａがエミツタ、領域１，２が
ベース、領域８，９ｂがコレクタとする寄生
NPNトランジスタが動作し、領域８，９ｂの電
位に影響を与えることとなる。
すなわち領域１３，１５，８等から成るNPN
トランジスタがオフ状態のときに寄生NPNトラ
ンジスタが動作すると、上記本来電流が流れない
はず（すなわちほぼ電源電圧が出力されているは
ず）のNPNトランジスタのコレクタ負荷抵抗に
寄生NPNトランジスタのコレクタ電流が流れ、
その電位を低下させるという欠点があり、特に領
域８，９ｂに対する電極１０に接続される負荷抵
抗が大きい場合には、その電圧降下が大きく、誤
動作するおそれがある。
トランジスタがオフ状態のときに寄生NPNトラ
ンジスタが動作すると、上記本来電流が流れない
はず（すなわちほぼ電源電圧が出力されているは
ず）のNPNトランジスタのコレクタ負荷抵抗に
寄生NPNトランジスタのコレクタ電流が流れ、
その電位を低下させるという欠点があり、特に領
域８，９ｂに対する電極１０に接続される負荷抵
抗が大きい場合には、その電圧降下が大きく、誤
動作するおそれがある。
本発明は上述したような従来の半導体装置にお
ける欠点を除去するために成されたものであつ
て、上記半導体装置におけるクランプダイオード
とNPNトランジスタとの間に寄生NPNトランジ
スタが生じないような改良された半導体装置を提
供することを目的になされたものである。
ける欠点を除去するために成されたものであつ
て、上記半導体装置におけるクランプダイオード
とNPNトランジスタとの間に寄生NPNトランジ
スタが生じないような改良された半導体装置を提
供することを目的になされたものである。
以下、本発明の一実施例を第２図を用いて説明
する。第２図において１〜１６は第１図において
同一符号で示したものと同じものであり、第１図
について詳細に説明されているのでここではその
説明を省略する。
する。第２図において１〜１６は第１図において
同一符号で示したものと同じものであり、第１図
について詳細に説明されているのでここではその
説明を省略する。
第２図が第１図に比較して異なる点はクランプ
ダイオードDicが形成される領域と、NPNトラン
ジスタが形成される領域部分との間にP+形領域
によつて囲こまれた新たな領域が介在されている
点である。この領域は具体的には直列抵抗低減の
ためのN+形領域９ｃとN-形領域１７とオーミツ
クコンタクトを得るためのN+形領域１８および
電極１９によつて構成されている。そしてその内
領域９ｃは領域９ａ，９ｂと同時に、また領域１
７は領域７，８と同時に、また領域１８は上記領
域５，１１，１３と同時に、また領域１９は上記
電極３，４，１０，１２，１４および配線（図示
せず）と同時に第１図について説明した方法と同
様な方法により形成することができる。そして上
記電極１９は前記した「図路の最低電位」より高
電位、望ましくは「図路の最高電位」である電源
端子に接続される。
ダイオードDicが形成される領域と、NPNトラン
ジスタが形成される領域部分との間にP+形領域
によつて囲こまれた新たな領域が介在されている
点である。この領域は具体的には直列抵抗低減の
ためのN+形領域９ｃとN-形領域１７とオーミツ
クコンタクトを得るためのN+形領域１８および
電極１９によつて構成されている。そしてその内
領域９ｃは領域９ａ，９ｂと同時に、また領域１
７は領域７，８と同時に、また領域１８は上記領
域５，１１，１３と同時に、また領域１９は上記
電極３，４，１０，１２，１４および配線（図示
せず）と同時に第１図について説明した方法と同
様な方法により形成することができる。そして上
記電極１９は前記した「図路の最低電位」より高
電位、望ましくは「図路の最高電位」である電源
端子に接続される。
このような本発明の半導体装置においては従来
と同様に領域７の電位が下がつて、領域７，９ａ
と領域１，２，６の間のPN接合が順方向にバイ
アスされて、領域１，２，６内にキヤリアが注入
されても領域１７，９ｃと領域１，２間のPN接
合が逆バイアスされているため、上記キヤリアの
ほとんどは領域１７，９ｃに集められるため、そ
の先にあるNPNトランジスタ部における領域
１，２と領域８，９ｂとの間のPN接合部に吸い
込まれるキヤリアはほとんどなくなり、前記した
従来の問題を容易に解決することができる。
と同様に領域７の電位が下がつて、領域７，９ａ
と領域１，２，６の間のPN接合が順方向にバイ
アスされて、領域１，２，６内にキヤリアが注入
されても領域１７，９ｃと領域１，２間のPN接
合が逆バイアスされているため、上記キヤリアの
ほとんどは領域１７，９ｃに集められるため、そ
の先にあるNPNトランジスタ部における領域
１，２と領域８，９ｂとの間のPN接合部に吸い
込まれるキヤリアはほとんどなくなり、前記した
従来の問題を容易に解決することができる。
また本発明の構造は従来のプロセスに何等新ら
しいプロセスを追加することなく同じ工程数でも
つて製造することが可能である。
しいプロセスを追加することなく同じ工程数でも
つて製造することが可能である。
以上本発明をPN接合分離形半導体装置を例に
とつて説明したが、アイソプレーナとして知られ
ていう絶縁分離形の半導体装置にも適用し得るこ
とはいうまでもない。
とつて説明したが、アイソプレーナとして知られ
ていう絶縁分離形の半導体装置にも適用し得るこ
とはいうまでもない。
以上のように、本発明によればクランプダイオ
ードDicに隣接して高電位領域を配置することに
よりクランプダイオードDicの電位が周囲の基板
１、P+形領域２等の電位以下に下つても周囲の
論理回路用素子に影響を与えることなく正常動作
を続けさせることができるという効果がある。
ードDicに隣接して高電位領域を配置することに
よりクランプダイオードDicの電位が周囲の基板
１、P+形領域２等の電位以下に下つても周囲の
論理回路用素子に影響を与えることなく正常動作
を続けさせることができるという効果がある。
第１図ａは従来の集積回路装置の要部を示す断
面図、第１図ｂは第１図ａの電極を省略した平面
図、第２図ａは本発明の集積回路装置の一実施例
の要部を示す断面図、第２図ｂは第２図ａの電極
を省略した平面図である。 １……Ｐ形半導体基板、２……P+形領域、
３，４，１０，１２，１４，１９……電極、５…
…N+形領域、６……Ｐ形領域、７……N-形領
域、８，１７……N-形領域、９ａ，９ｂ……N+
形領域、１１，１３，９ｃ，１８……N+形領
域、１５……Ｐ形領域、１６……絶縁膜。
面図、第１図ｂは第１図ａの電極を省略した平面
図、第２図ａは本発明の集積回路装置の一実施例
の要部を示す断面図、第２図ｂは第２図ａの電極
を省略した平面図である。 １……Ｐ形半導体基板、２……P+形領域、
３，４，１０，１２，１４，１９……電極、５…
…N+形領域、６……Ｐ形領域、７……N-形領
域、８，１７……N-形領域、９ａ，９ｂ……N+
形領域、１１，１３，９ｃ，１８……N+形領
域、１５……Ｐ形領域、１６……絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体集積回路の基体となる第１導電形の第
１領域と、上記第１領域の上表面に形成された第
２導電形の第２領域と、第２領域の上表面から第
１領域に達し上記第２領域を複数に分離するため
の第３領域とをもつ半導体集積回路装置におい
て、上記第３領域で囲まれた少なくとも１ケ所の
第２領域にクランプダイオードを形成し、それに
隣接して第３領域で囲まれた第２領域を設け、該
第２領域を高電位に保持することにより、クラン
プダイオードの形成される第２領域と他の素子が
形成される他の第２領域との間の寄生効果を防止
するようにしたことを特徴とする半導体集積回路
装置。 ２ 前記クランプダイオードが形成される第２領
域と、トランジスタを形成する第２領域との間に
上記高電位が印加される第２領域を設け、上記ト
ランジスタのコレクタに高抵抗負荷を接続して成
ることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。 ３ クランプダイオードの形成された第２領域に
隣接して設けられた第２領域が集積回路装置にお
ける回路の電源端子に接続されていることを特徴
とする特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP496180A JPS56101767A (en) | 1980-01-18 | 1980-01-18 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP496180A JPS56101767A (en) | 1980-01-18 | 1980-01-18 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56101767A JPS56101767A (en) | 1981-08-14 |
| JPS6223465B2 true JPS6223465B2 (ja) | 1987-05-22 |
Family
ID=11598173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP496180A Granted JPS56101767A (en) | 1980-01-18 | 1980-01-18 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56101767A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877254A (ja) * | 1981-11-02 | 1983-05-10 | Oki Electric Ind Co Ltd | 論理集積回路装置 |
| US4676450B1 (en) * | 1984-01-06 | 1991-06-25 | Quick bail opening system for fishing reel | |
| US4932616A (en) * | 1988-09-12 | 1990-06-12 | Berkley, Inc. | Bail release mechanism for a spinning fishing reel |
-
1980
- 1980-01-18 JP JP496180A patent/JPS56101767A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56101767A (en) | 1981-08-14 |
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