JPH09181335A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09181335A JPH09181335A JP33746695A JP33746695A JPH09181335A JP H09181335 A JPH09181335 A JP H09181335A JP 33746695 A JP33746695 A JP 33746695A JP 33746695 A JP33746695 A JP 33746695A JP H09181335 A JPH09181335 A JP H09181335A
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- Japan
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- groove
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- type impurity
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Abstract
(57)【要約】
【課題】 本発明は、単一の半導体基板に形成された複
数のダイオード素子間のリーク電流を防止することがで
きる半導体装置を提供することにある。 【解決手段】 本発明の半導体装置は、第１導電型の半
導体基板１と、半導体基板１上に形成された半導体基板
１より不純物濃度の低い第１導電型のエピタキシャル層
２と、エピタキシャル層２の表層部に形成された複数の
第２導電型の不純物領域３，４と、複数の第２導電型の
不純物領域３，４の周囲に形成された第１導電型のチャ
ネルストップ領域９，１０，１１，１２とを有し、第１
導電型の半導体基板１及びエピタキシャル層２と複数の
第２導電型の不純物領域３，４とでダイオードを構成す
る半導体装置において、複数の第２導電型の不純物領域
３，４間に半導体基板１に達しない深さの溝１３を形成
するとともに、溝１３の底部から半導体基板１に達する
深さの第１導電型の不純物領域１４を形成したことを特
徴とするものである。
数のダイオード素子間のリーク電流を防止することがで
きる半導体装置を提供することにある。 【解決手段】 本発明の半導体装置は、第１導電型の半
導体基板１と、半導体基板１上に形成された半導体基板
１より不純物濃度の低い第１導電型のエピタキシャル層
２と、エピタキシャル層２の表層部に形成された複数の
第２導電型の不純物領域３，４と、複数の第２導電型の
不純物領域３，４の周囲に形成された第１導電型のチャ
ネルストップ領域９，１０，１１，１２とを有し、第１
導電型の半導体基板１及びエピタキシャル層２と複数の
第２導電型の不純物領域３，４とでダイオードを構成す
る半導体装置において、複数の第２導電型の不純物領域
３，４間に半導体基板１に達しない深さの溝１３を形成
するとともに、溝１３の底部から半導体基板１に達する
深さの第１導電型の不純物領域１４を形成したことを特
徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に単一の半導体基板に形成された複数のダイオード素
子間のリーク電流を防止できる半導体装置に関する。
特に単一の半導体基板に形成された複数のダイオード素
子間のリーク電流を防止できる半導体装置に関する。
【０００２】
【従来の技術】従来より単一の半導体基板に複数のダイ
オード素子を形成した半導体装置が知られている。従来
の半導体装置は、図３（ａ）の断面図に示すように、Ｐ
+型半導体基板１に形成されたＰ-型エピタキシャル層２
と、エピタキシャル層２の表層部に形成されたＮ型不純
物領域３，４と、エピタキシャル層２の表面を覆うよう
に形成された酸化膜５とを有しており、Ｐ型の半導体基
板１及びエピタキシャル層２とＮ型の不純物領域３，４
とでダイオードＤ1，Ｄ2を構成している。Ｎ型不純物領
域３，４には酸化膜５に形成された開口部を介して電極
６，７が形成される一方、半導体基板１の裏面には共通
電極８として裏メタルが形成されている。
オード素子を形成した半導体装置が知られている。従来
の半導体装置は、図３（ａ）の断面図に示すように、Ｐ
+型半導体基板１に形成されたＰ-型エピタキシャル層２
と、エピタキシャル層２の表層部に形成されたＮ型不純
物領域３，４と、エピタキシャル層２の表面を覆うよう
に形成された酸化膜５とを有しており、Ｐ型の半導体基
板１及びエピタキシャル層２とＮ型の不純物領域３，４
とでダイオードＤ1，Ｄ2を構成している。Ｎ型不純物領
域３，４には酸化膜５に形成された開口部を介して電極
６，７が形成される一方、半導体基板１の裏面には共通
電極８として裏メタルが形成されている。
【０００３】さらに、ＰＮ接合間に逆バイアスを印加し
たときに生じる空乏層（点線で示す）の広がりを防止す
るためＰ+型のチャネルストッパ９，１０，１１が、Ｎ
型の不純物領域３，４の深さより浅く、しかもその周囲
に位置するようにエピタキシャル層２の表層部に形成さ
れている。
たときに生じる空乏層（点線で示す）の広がりを防止す
るためＰ+型のチャネルストッパ９，１０，１１が、Ｎ
型の不純物領域３，４の深さより浅く、しかもその周囲
に位置するようにエピタキシャル層２の表層部に形成さ
れている。
【０００４】
【発明が解決しようとする課題】上述の半導体装置で
は、ダイオードＤ1，Ｄ2を個別にＯＮ，ＯＦＦすること
ができ、例えば、ダイオードＤ1をＯＮし、ダイオード
Ｄ2をＯＦＦすることが可能である。しかし、ダイオー
ドＤ1だけに順方向電流ＩF1を流そうとしてもダイオー
ドＤ2からダイオードＤ1にリーク電流Ｉleakが流れてし
まう場合があった。
は、ダイオードＤ1，Ｄ2を個別にＯＮ，ＯＦＦすること
ができ、例えば、ダイオードＤ1をＯＮし、ダイオード
Ｄ2をＯＦＦすることが可能である。しかし、ダイオー
ドＤ1だけに順方向電流ＩF1を流そうとしてもダイオー
ドＤ2からダイオードＤ1にリーク電流Ｉleakが流れてし
まう場合があった。
【０００５】これは、半導体装置ではＮ型不純物領域３
とＰ-型のエピタキシャル層２とＮ型不純物領域４とで
寄生ＮＰＮトランジスタが形成されるため、図３（ｂ）
の回路図に示すように、ダイオードＤ1に順方向電流Ｉ
F1が流れると、トランジスタの増幅機能が作用し、順方
向電流ＩF1のｈFE（＝電流増幅率）倍のリーク電流Ｉ
leakがダイオードＤ2からダイオードＤ1に、つまり電極
７から電極６の方向に流れてしまっていた。
とＰ-型のエピタキシャル層２とＮ型不純物領域４とで
寄生ＮＰＮトランジスタが形成されるため、図３（ｂ）
の回路図に示すように、ダイオードＤ1に順方向電流Ｉ
F1が流れると、トランジスタの増幅機能が作用し、順方
向電流ＩF1のｈFE（＝電流増幅率）倍のリーク電流Ｉ
leakがダイオードＤ2からダイオードＤ1に、つまり電極
７から電極６の方向に流れてしまっていた。
【０００６】寄生ＮＰＮトランジスタがラテラル（横
型）構造のためｈFEが例えば０．１と低いとしても、順
方向電流ＩF1が１ｍＡとすればリーク電流Ｉleakは１ｍ
Ａ×０．１＝０．１ｍＡと大きく、高精度を要求される
電子回路では誤動作の原因となってしまう。そのため、
リーク電流の撲滅が半導体装置の問題となっていた。本
発明の目的は、上述した問題点に鑑み、単一の半導体基
板に形成された複数のダイオード素子間のリーク電流を
防止することができる半導体装置を提供することにあ
る。
型）構造のためｈFEが例えば０．１と低いとしても、順
方向電流ＩF1が１ｍＡとすればリーク電流Ｉleakは１ｍ
Ａ×０．１＝０．１ｍＡと大きく、高精度を要求される
電子回路では誤動作の原因となってしまう。そのため、
リーク電流の撲滅が半導体装置の問題となっていた。本
発明の目的は、上述した問題点に鑑み、単一の半導体基
板に形成された複数のダイオード素子間のリーク電流を
防止することができる半導体装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために次のような構成をとる。すなわち、本発明
の半導体装置は、第１導電型の半導体基板と、前記半導
体基板上に形成された半導体基板より不純物濃度の低い
第１導電型のエピタキシャル層と、前記エピタキシャル
層の表層部に形成された複数の第２導電型の不純物領域
と、前記複数の第２導電型の不純物領域の周囲に形成さ
れた第１導電型のチャネルストップ領域とを有し、第１
導電型の半導体基板及びエピタキシャル層と複数の第２
導電型の不純物領域とでダイオードを構成する半導体装
置において、前記複数の第２導電型の不純物領域間に半
導体基板に達しない深さの溝を形成するとともに、前記
溝の底部から半導体基板に達する深さの第１導電型の不
純物領域を形成したことを特徴とするものである。
成するために次のような構成をとる。すなわち、本発明
の半導体装置は、第１導電型の半導体基板と、前記半導
体基板上に形成された半導体基板より不純物濃度の低い
第１導電型のエピタキシャル層と、前記エピタキシャル
層の表層部に形成された複数の第２導電型の不純物領域
と、前記複数の第２導電型の不純物領域の周囲に形成さ
れた第１導電型のチャネルストップ領域とを有し、第１
導電型の半導体基板及びエピタキシャル層と複数の第２
導電型の不純物領域とでダイオードを構成する半導体装
置において、前記複数の第２導電型の不純物領域間に半
導体基板に達しない深さの溝を形成するとともに、前記
溝の底部から半導体基板に達する深さの第１導電型の不
純物領域を形成したことを特徴とするものである。
【０００８】本発明の半導体装置のは複数の第２導電型
の不純物領域間に半導体基板に達しない深さの溝を形成
するとともに、溝の底部から半導体基板に達する深さの
第１導電型の不純物領域を形成したことで、リーク電流
が流れるのを防止、すなわちリークストッパとしての役
割を果たしている。エピタキシャル層の表面から半導体
基板に達しない深さに形成された溝は、隣接するダイオ
ード間を物理的に分離しリーク電流が流れるのを防止し
ている。
の不純物領域間に半導体基板に達しない深さの溝を形成
するとともに、溝の底部から半導体基板に達する深さの
第１導電型の不純物領域を形成したことで、リーク電流
が流れるのを防止、すなわちリークストッパとしての役
割を果たしている。エピタキシャル層の表面から半導体
基板に達しない深さに形成された溝は、隣接するダイオ
ード間を物理的に分離しリーク電流が流れるのを防止し
ている。
【０００９】一方、溝の底部から半導体基板に達する深
さの第１導電型の不純物領域は、リーク電流の流れを遮
る障壁として作用させ、リーク電流が流れるのを防止し
ている。
さの第１導電型の不純物領域は、リーク電流の流れを遮
る障壁として作用させ、リーク電流が流れるのを防止し
ている。
【００１０】
【発明の実施の形態】以下、本発明の実施例を、図面を
参照しつつ具体的に説明する。尚、従来と同一部分や相
当部分には同一の符号を付している。本発明の半導体装
置は図１の断面図に示すように、Ｐ+型の単一の半導体
基板１に、この半導体基板１より不純物濃度の低いＰ-
型のエピタキシャル層２が形成されている。Ｐ-型のエ
ピタキシャル層２の表層部には、Ｎ型の不純物領域３，
４が形成されている。本実施例では、Ｐ型の半導体基板
１及びエピタキシャル層２とＮ型の不純物領域３，４と
でダイオードＤ1，Ｄ2を構成している。
参照しつつ具体的に説明する。尚、従来と同一部分や相
当部分には同一の符号を付している。本発明の半導体装
置は図１の断面図に示すように、Ｐ+型の単一の半導体
基板１に、この半導体基板１より不純物濃度の低いＰ-
型のエピタキシャル層２が形成されている。Ｐ-型のエ
ピタキシャル層２の表層部には、Ｎ型の不純物領域３，
４が形成されている。本実施例では、Ｐ型の半導体基板
１及びエピタキシャル層２とＮ型の不純物領域３，４と
でダイオードＤ1，Ｄ2を構成している。
【００１１】Ｎ型の不純物領域３，４の周囲に位置する
ようＰ+型のチャネルストッパ９，１０，１１，１２，
が形成されており、ＰＮ接合間に逆バイアスを印加した
ときに生じる空乏層の広がりを防止している。また、エ
ピタキシャル層２の表面は、不純物領域３，４上を除き
素子を保護するために酸化膜５で覆われている。さら
に、不純物領域３，４は、酸化膜５に形成された開口部
を介してＡｌ等の導電材料からなる電極６，７と電気的
に接続されている。一方、半導体基板１の裏面にも共通
電極８としてＡｌ等の導電材料の裏メタルが形成されて
いる。
ようＰ+型のチャネルストッパ９，１０，１１，１２，
が形成されており、ＰＮ接合間に逆バイアスを印加した
ときに生じる空乏層の広がりを防止している。また、エ
ピタキシャル層２の表面は、不純物領域３，４上を除き
素子を保護するために酸化膜５で覆われている。さら
に、不純物領域３，４は、酸化膜５に形成された開口部
を介してＡｌ等の導電材料からなる電極６，７と電気的
に接続されている。一方、半導体基板１の裏面にも共通
電極８としてＡｌ等の導電材料の裏メタルが形成されて
いる。
【００１２】本発明の半導体装置は、不純物領域３，４
間に半導体基板１に達しない深さの溝１３を形成すると
ともに、溝１３の底部から半導体基板１に達する深さの
Ｐ+型の不純物領域１４を形成している。上述の構成
で、まずエピタキシャル層２の表面から半導体基板１に
達しない深さの溝１３を形成し、この溝１３で隣接する
ダイオードＤ1，Ｄ2間を物理的に分離しリーク電流Ｉ
leakが流れるのを防止している。
間に半導体基板１に達しない深さの溝１３を形成すると
ともに、溝１３の底部から半導体基板１に達する深さの
Ｐ+型の不純物領域１４を形成している。上述の構成
で、まずエピタキシャル層２の表面から半導体基板１に
達しない深さの溝１３を形成し、この溝１３で隣接する
ダイオードＤ1，Ｄ2間を物理的に分離しリーク電流Ｉ
leakが流れるのを防止している。
【００１３】また、溝１３の底部から半導体基板１に達
する深さのＰ+型の不純物領域１４を、リーク電流Ｉ
leakの流れを遮る障壁として作用させ、リーク電流Ｉ
leakが流れるのを防止している。つまり、Ｐ+型の不純
物領域１４が半導体基板１に達するまで深く拡散されて
いるとリーク電流Ｉleakはこの領域を通過できず、結果
としてこの領域がリーク電流Ｉleakの流れを遮る障壁と
して作用することになる。
する深さのＰ+型の不純物領域１４を、リーク電流Ｉ
leakの流れを遮る障壁として作用させ、リーク電流Ｉ
leakが流れるのを防止している。つまり、Ｐ+型の不純
物領域１４が半導体基板１に達するまで深く拡散されて
いるとリーク電流Ｉleakはこの領域を通過できず、結果
としてこの領域がリーク電流Ｉleakの流れを遮る障壁と
して作用することになる。
【００１４】さらに、本発明のようにリーク電流Ｉleak
を溝１３とＰ+型の不純物領域１４で防止することで次
の利点がある。例えば、溝だけでリーク電流Ｉleakを防
止しようすると半導体基板１に達する深さの溝が必要と
なる。しかし、溝が深すぎると半導体基板１の強度が低
下し割れてしまうおそれがあるとともに、溝の幅を大き
くなりチップサイズが大きくなる。
を溝１３とＰ+型の不純物領域１４で防止することで次
の利点がある。例えば、溝だけでリーク電流Ｉleakを防
止しようすると半導体基板１に達する深さの溝が必要と
なる。しかし、溝が深すぎると半導体基板１の強度が低
下し割れてしまうおそれがあるとともに、溝の幅を大き
くなりチップサイズが大きくなる。
【００１５】また、Ｐ+型の不純物領域だけでリーク電
流Ｉleakを防止しようすると、半導体基板１に達する深
さの不純物領域が必要となる。しかし、深く拡散しよう
とすると不純物領域の幅が広くなり素子自体を小さくで
きないという問題が生じる。従って、本発明の構成で
は、リーク電流Ｉleakの防止の他、半導体基板１の強度
の低下防止と、素子の小型化を実現することができる。
流Ｉleakを防止しようすると、半導体基板１に達する深
さの不純物領域が必要となる。しかし、深く拡散しよう
とすると不純物領域の幅が広くなり素子自体を小さくで
きないという問題が生じる。従って、本発明の構成で
は、リーク電流Ｉleakの防止の他、半導体基板１の強度
の低下防止と、素子の小型化を実現することができる。
【００１６】次に、本発明の半導体装置の製造方法を図
２を参照して説明する。同図（ａ）に示すように、不純
物濃度が１０18ｃｍ-3程度のＰ+型の半導体基板１上に
不純物濃度が１０16ｃｍ-3程度のＰ-型のエピタキシャ
ル層２を形成する。次に、同図（ｂ）に示すように、エ
ピタキシャル層２に半導体基板１に達しない溝１３をカ
ッタ等による物理的方法、またはエッチング等の化学的
方法をにより形成する。この溝１３の深さは、形成する
素子の特性により異なるが、エピタキシャル層２の１／
３〜２／３程度の深さがよい。
２を参照して説明する。同図（ａ）に示すように、不純
物濃度が１０18ｃｍ-3程度のＰ+型の半導体基板１上に
不純物濃度が１０16ｃｍ-3程度のＰ-型のエピタキシャ
ル層２を形成する。次に、同図（ｂ）に示すように、エ
ピタキシャル層２に半導体基板１に達しない溝１３をカ
ッタ等による物理的方法、またはエッチング等の化学的
方法をにより形成する。この溝１３の深さは、形成する
素子の特性により異なるが、エピタキシャル層２の１／
３〜２／３程度の深さがよい。
【００１７】溝１３を形成した後、溝１３の底部から半
導体基板１に達する不純物濃度が１０18〜１０19ｃｍ-3
程度のＰ+型の不純物領域１４を形成する。本発明にお
いては、溝１３と不純物領域１４とがリークストッパと
しての役割を果たしている。次に、同図（ｃ）に示すよ
うに、エピタキシャル層２の表層部に不純物濃度が１０
18〜１０19ｃｍ-3程度のＮ型の不純物領域３，４を形成
する。
導体基板１に達する不純物濃度が１０18〜１０19ｃｍ-3
程度のＰ+型の不純物領域１４を形成する。本発明にお
いては、溝１３と不純物領域１４とがリークストッパと
しての役割を果たしている。次に、同図（ｃ）に示すよ
うに、エピタキシャル層２の表層部に不純物濃度が１０
18〜１０19ｃｍ-3程度のＮ型の不純物領域３，４を形成
する。
【００１８】最後に、同図（ｄ）に示すように、Ｎ型の
不純物領域３，４の周囲に位置するように不純物濃度が
１０18〜１０19ｃｍ-3程度のＰ+型のチャネルストッパ
９，１９，１１，１２を形成する。その後、エピタキシ
ャル層２の表面に形成された膜厚１００００オングスト
ローム程度の酸化膜５に開口部を形成し、Ｎ型不純物領
域３，４上に開口部を介してＡｌ等の導電材料からなる
電極６，７を形成する。最後に、半導体基板１の裏面に
共通電極８となる裏メタルを形成する。
不純物領域３，４の周囲に位置するように不純物濃度が
１０18〜１０19ｃｍ-3程度のＰ+型のチャネルストッパ
９，１９，１１，１２を形成する。その後、エピタキシ
ャル層２の表面に形成された膜厚１００００オングスト
ローム程度の酸化膜５に開口部を形成し、Ｎ型不純物領
域３，４上に開口部を介してＡｌ等の導電材料からなる
電極６，７を形成する。最後に、半導体基板１の裏面に
共通電極８となる裏メタルを形成する。
【００１９】尚、本実施例で説明した半導体装置と逆の
導電性を有する半導体装置においても本発明を適用する
ことができる。
導電性を有する半導体装置においても本発明を適用する
ことができる。
【００２０】
【発明の効果】以上、説明したように本発明による半導
体装置によれば、溝と不純物領域とでリークストッパを
構成しているので、リーク電流の防止の他、溝のみで形
成しているものに対して半導体基板の強度の低下防止
と、素子の小型化を実現することができる。
体装置によれば、溝と不純物領域とでリークストッパを
構成しているので、リーク電流の防止の他、溝のみで形
成しているものに対して半導体基板の強度の低下防止
と、素子の小型化を実現することができる。
【図１】本発明の半導体装置を示す断面図。
【図２】本発明の半導体装置の製造方法をを示す断面
図。
図。
【図３】従来の半導体装置を示す説明図。
１ 半導体基板 ２ エピタキシャル層 ３，４ 不純物領域 ５ 酸化膜 ６，７ 電極 ８ 共通電極 ９，１０，１１，１２ チャネルストッパ １３ 溝 １４ 不純物領域
Claims (1)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板上に形成された半導体基板より不純物濃度の低い第
１導電型のエピタキシャル層と、前記エピタキシャル層
の表層部に形成された複数の第２導電型の不純物領域
と、前記複数の第２導電型の不純物領域の周囲に形成さ
れた第１導電型のチャネルストップ領域とを有し、第１
導電型の半導体基板及びエピタキシャル層と複数の第２
導電型の不純物領域とでダイオードを構成する半導体装
置において、 前記複数の第２導電型の不純物領域間に半導体基板に達
しない深さの溝を形成するとともに、前記溝の底部から
半導体基板に達する深さの第１導電型の不純物領域を形
成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33746695A JPH09181335A (ja) | 1995-12-25 | 1995-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33746695A JPH09181335A (ja) | 1995-12-25 | 1995-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181335A true JPH09181335A (ja) | 1997-07-11 |
Family
ID=18308912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33746695A Pending JPH09181335A (ja) | 1995-12-25 | 1995-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181335A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990033746A (ko) * | 1997-10-27 | 1999-05-15 | 구본준 | 반도체 장치의 소자격리방법 |
| JP2006310672A (ja) * | 2005-05-02 | 2006-11-09 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008186920A (ja) * | 2007-01-29 | 2008-08-14 | Mitsubishi Electric Corp | 半導体装置 |
-
1995
- 1995-12-25 JP JP33746695A patent/JPH09181335A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990033746A (ko) * | 1997-10-27 | 1999-05-15 | 구본준 | 반도체 장치의 소자격리방법 |
| JP2006310672A (ja) * | 2005-05-02 | 2006-11-09 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008186920A (ja) * | 2007-01-29 | 2008-08-14 | Mitsubishi Electric Corp | 半導体装置 |
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