JPS6047470A - 半導体装置 - Google Patents

半導体装置

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JPS6047470A
JPS6047470A JP58155867A JP15586783A JPS6047470A JP S6047470 A JPS6047470 A JP S6047470A JP 58155867 A JP58155867 A JP 58155867A JP 15586783 A JP15586783 A JP 15586783A JP S6047470 A JPS6047470 A JP S6047470A
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electrode
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萩尾　正博
Shutaro Nanbu
修太郎 南部
Kunihiko Kanazawa
邦彦 金澤
Shunji Ogata
緒方　俊司
Shiro Higashimori
東森　史朗
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 一本発明は半導体装置、特に電界効果トランジスタに関
する。
従来例の構成とその問題点 ＵＨＦＨＦ上の周波数において用いられるＧａＡｓショ
ットキーケート電界効果トランジスタ（以下ＧａＡｓ　
ＭＥ　Ｓ　Ｆ　ＥＴ　と略称する）においては、そのシ
ョットキーゲートの容量が小さいため、静電気等による
外来サージによって破壊されることが多い。このような
破壊を防止する方法として、第１図に示した如く、ゲー
トとソースとの間にｐｎ接合より力る保護ダイオードＤ
を接続する方法が従来より行なわれている。
しかしながら、ＧａＡｓ　ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ　のよ
うに半絶縁性或いは絶縁性基板上に形成された活性層を
用いてなる半導体装置においては、ｐｎ接合を保護ダイ
オードとしてＧａＡｓ　ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ　と同一
基板上に集積化しようとすると次のような問題が生じる
。
第２図は半絶縁性基板上にｐｎ接合を形成した断面図を
示すものである。同図において、１はｐ影領域、２はｎ
影領域、３は半絶縁性基板である。
半絶縁性基板３上の活性層を用いて形成された第２図に
示すようなｐｎ接合に逆方向電圧を印加すると、容易に
半絶縁性基板２に空乏層が達するため、実質的な接合面
積が小さくなυ、このｐｎ接合を通じて流しうる逆方向
降服電流Ｉ８　は比較的小さくなる。その結果、外来サ
ージによって逆方向電圧が印加された時、サージによる
電流をｐｎ接合を通じて充分に流すことができないだめ
、充分な保護効果を得ることができない。
一方、Ｉｓ　を大きくするだめに、ｐｎ接合の面積を大
きくしようとして、第２図に示すような構造のｐｎ接合
を単に拡大させると、不可避的に静電容量が増加し、こ
のためＦＥＴ　のＲＦ特性が低下する。したがって、Ｒ
Ｆ特性を損ねることなくＩｓ　を増加さぜるのは困難で
あり、このような理由のために、ＧａＡｓ　ＭＥ　Ｓ　
Ｆ　Ｅ　Ｔ　と、それを保護するｐｎ接合とを同一基板
上に集積化すると、充分なＲＦ特性とサージ耐量とを得
ることは従来でき外かった・ 発明の目的 本発明は以上の問題点を解決し、ＦＥＴとＦＥＴを保護
するｐｎ接合とを同一基板上に集積化し充分なＲＦ特性
とサージ耐量を得ることを、可能ならしめるものである
。
発明の構成 本発明はｐｎ接合を構成するｐ影領域ｎ形領域のうちい
ずれか一方が半導体基板上のくぼみの中に形成されてい
ることを特徴とするものである。
実施例の説明 以下に本発明を実施例にもとづいて詳細に説明する。
第３図は、ＧａＡｓ　ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ　に、その
ゲー）・のショットキー接合を保護するｐｎ接合を接続
した本発明の実施例を示す断面図である。同図において
、１１はドレ、イン電極、１２はゲート電極、１３はソ
ース電極、１４，１５．１６はｎ影領域、１７はｐ影領
域、１８はダイオード電極、１９は半絶縁性基板である
。本実施例において、ｐｎ接合のｐ影領域１７がｐ形不
純物の拡散やイオン注入等によって、くほみの中に形成
されている。図のように、ｐ影領域１７がｎ影領域１６
を貫通する形になっており、ｐｎ接合面は図中へで示し
た箇所となる。その結果、ゲートに逆バイアスが加えら
れた時の空乏層の拡がりはＢに示すようになるため、第
２図に示した構造のｐｎ接合のように、逆方向バイアス
の増大につれて拡がっだ空乏層が半絶縁性基板１９に達
して実質的な接合面積が急激に減少するということがな
く、実質的な接合面積はほぼ一定に保たれる。したがっ
て、本発明によるｐｎ接合では第２図に示しだ従来構造
のｐｎ接合に比べて、単位接合面積あたりの逆方向飽和
電流Ｌａが、はるかに大きくなる。すなわち、本発明に
よるｐｎ接合では、小さな接合容量で大きな■８　を得
ることができるだめ、ＦＥＴと同一基板上に集積化し、
ゲートショットキー接合と並列に接合することによって
、充分なＲＦ特性とサージ耐量を得ることが可能となる
。
ところで、第３図に示したような、ｐ影領域１Ｔがｎ影
領域１５を貫通した形とするだめに、ｐ影領域１７を厚
くしようとして、例えばｐ型頭域１７をｐ形不純物の拡
散によって形成する際に拡散時間を長くすると、半導体
表面で横方向への拡散が異常に速く進行する現象がしば
しば生じるために一定の構造の接合を安定して製作する
ことができない。したがって、拡散時間は矧い方が望ま
しい。
短い拡散時間でｐ影領域１７がｎ影領域１６を貫通した
形にすることは、くぼみの深さをｎ影領域１６の厚みよ
シも大きくすることによって可能と寿る。ここでｎ影領
域１５の厚みは、深さ方向のキャリヤ濃度プロファイル
において、キャリヤ濃度がキャリヤ濃度の最大値の％に
なる深さとして定義する。
また、第３図の構造において、ｐ影領域１７のキャリヤ
濃度をｎ影領域１５のキャリヤ濃度よりもはるかに大き
くしておけば、空乏層は主にｎ影領域１５へ拡がり、う
すいｐ影領域１７へは殆んど拡がらず、再現性よく一定
の降服電圧を得ることができる。
第３図の例ではくほみの両側にｎ影領域１６があるが、
第４図のようにｎ影領域２２は片側のみでもよい。また
、くぼみの領域の形状を第６図に示すように櫛状にして
おくと、限られた半導体基板の面積の中で大きいＩｓ　
を得ることができる。
なお、以上の説明では、くぼみにｐ影領域を形成し、ｎ
影領域に貫通させた構造としているが、ｐ影領域とｎ影
領域を入れ替えて、くぼみにｎ影領域を形成してｐ影領
域に貫通させた構造も、当然、本発明に含丑れる。
なお、以上の実施例では、本発明によるｐｎ接合を同一
基板上の電界トランジスタを外来サージから保護するた
めに用いているが、本発明によるｐｎ接合はこの目的に
限定されることな（、ＧａＡｓのような半絶縁性または
絶縁性基板上の集積回路における一般的なダイオードと
して用いることもできる。
発明の効果 以上のように、ｐｎ接合を構成するｐ形領域或いはｎ影
領域のいずれか一方を半導体基板上のくぼみの中に形成
することにより、ＦＥＴとＦＥＴを保護するｐｎ接合と
を同一基板上に集積し充分なＲＦ特性とサージ耐量とを
得ることができ、その実用的効果は大なるものがある。
【図面の簡単な説明】
第１図、第２図は従来例を示す回路図および断面図、第
３図は本発明の一実施例のＧａＡｓ　Ｆ　Ｅ　Ｔを示す
断面図、第４図は本発明の他の実施例を示す断面図、第
５図は本発明のさらに他の実施例の半導体素子の平面図
である。 １１・・・・・ドレイン電極、１２・・・・・・ゲート
電極、１３・・・・・ソース電極、１４〜１６・・・・
・ｎ影領域、１７・・・・・・ｐ影領域。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第３図 第４図 第５図

Claims (3)

    【特許請求の範囲】
  1. （１）半導体基板の表面に凹部が形成され、前記凹部の
    表面に形成されだ一導電型の領域と、前記凹部の周囲の
    前記半導体基板の表面に形成された前記−導電型とは反
    対の導電型の領域とによりｐｎ接合が形成されているこ
    とを特徴とする半導体装置
  2. （２）　凹部の深さが、前記凹部の周囲の半導体基板の
    表面に形成された反対導電型領域の厚さよりも大きいこ
    とを特徴とする特許請求の範囲第１項記載の半導体装置
    。
  3. （３）ｐ−接合が、電界効果トランジスタのゲート電極
    とソース電極との間に接続されていることを特徴とする
    特許請求の範囲第１項記載の半導体装置・
JP58155867A 1983-08-25 1983-08-25 半導体装置の製造方法 Expired - Lifetime JPH0669101B2 (ja)

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