JPH01212476A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にソース・ドレイン間に
ダイオードを内蔵した接合型電界効果トランジスタに関
する。

〔従来の技術〕

従来、半導体装置をサージ電力から保護するため、サー
ジ吸収用のダイオードが外付けされることが多く、接合
型電界効果トランジスタ（Ｊ−ＦＥＴと呼ぶ）の場合に
ついても、第３図の等価回路図に示すように、ソースＳ
とドレインＤとの間にダイオードｄ力）外付けされたり
、あるいは内蔵していた。

第２１！ｌは従来のダイオード内蔵型のＪ−ＦＥＴの断
面図である。図において、ｌはＰ導電型のゲー（基板、
２はゲート基板ｌ上に形成されているＮ導電型のチャネ
ル層、３はチャネル層２の内部に形成されたＰ導電型の
ゲート領域、４と５は、ゲート領域３を間にはさんでチ
ャネル層２内に設けられたソース領域とドレイン領域で
ある。以上の要素によりＮチャネルＪ−ＦＥＴ部が構成
されている。しかして、チャネル層２の一部分は、表面
からゲート基板層に達するＰ導電型の分離層により島状
に分離されている内蔵ダイオード部のカソード領域６が
形成され、カソード領域６内にはＰ導電型の７ノード領
域８′が形成されている。

そして、ソース電極Ｓと７ノード領域８′との間および
ドレイン電極りとカソード領域６との間は導電接続がと
られており、また、基板ゲー）１および上部ゲート領域
３からは共にゲート電極Ｇが引出されている。

〔発明が解決しようとする問題点〕

上述した従来の内蔵されたダイオードを有するＪ−ＦＥ
Ｔの場合、ゲート領域３とダイオードの７ノード領域８
′は同時に形成され、同等の拡散接合深さとなっていた
。このため、次のような問題点があった。

Ｊ−ＦＥＴの場合、第２図に示すチャネル厚さｄは、通
常２μ以下のような薄いものが多い。第２図のダイオー
ド部は、７ノード領域８′とカソード領域６とゲート基
板１との間にＰＮＰ　）ランジスタが寄生的に形成され
、ｄチャネル厚さが薄い場合は、特にＰＮＰ）ランジス
タとして動作しやすく、意図しない動作を起こす可能性
があった。また、このＰＮダイオードに逆方向電圧が印
加されブレークダウンした場合、ソース・ゲート間に意
図しない電流が流れてしまうという問題があった。

〔問題点を解決するための手段〕

上記問題点に対し本発明の半導体装置は、内蔵ダイオー
ド部のＰ導電型の７ノード領域の拡散深さをＪＦＴのＰ
導電型上部ゲート領域よりも浅くし、さらに、ダイオー
ド部のＮ導電型カソード領域のダイオード接合近傍の不
純物濃度を高濃度のものにすることによって、内蔵ダイ
オード部に発生する寄生トランジスタ動作を防止してい
る。

〔実施例〕

つぎに本発明を実施例により説明する。

第１図は本発明の一実施例の断面図である。第１Ｋにお
いて、これを第２図の従来例と比べると、基板ゲート１
、チャネル層２、ゲート領域３、ソース・ドレイン領域
４，５、から構成されるＪ−ＦＥＴ部は同じである。但
し、Ｊ−ＦＥＴのソース・ドレイン間に設けられる内蔵
ダイオード部では、島状に分離されたＮ導電型のカソー
ド領域６内に高濃度Ｎ導電型領域７が形成され、この高
濃度Ｎ導電型領域７内に、Ｊ−ＦＥＴ部のゲート領域３
より拡散深さの浅い高濃−Ｐ導電型の７ノーｒ領域８が
形成されている。

このように７ノード領域８をゲート領域３より浅くする
ことにより、ダイオード接合と、カソード領域６の底辺
との間隔ｄ′が広くなり、７ノード領域８、カソード領
域６、基板ゲート層１からなるＰＮＰ寄生トランジスタ
のベース幅が広くなったことで、寄生トランジスタ動作
が起り難くなる。また、前記寄生トランジ大夕のベース
領域の不純物濃度を高濃度にしであることにより小数の
キャリアのライフタイムが短かくなっていることから、
−層寄生トランジスタ動作を起り難くしている。

なお上記実施例は、−導電型をＰ導電型、逆導電型をＮ
導電型とした内蔵ダイオードをもつＮチャネルＪ−ＦＥ
Ｔについて述べているが、上記実施例の１導電型をＮ導
電型に、Ｎ導電型をＰ導電型に変えたところの、内蔵ダ
イオードをもつＰ≠ヤネルＪ−ＰＥＴについても本発明
が適用されるのはいうまでもない。

〔発明の効果〕

以上説明したように本発明は、Ｎ−チャネルＪ−ＦＥＴ
の場合ダイオードのカソード領域の濃度を上げ、また７
ノード領域の拡散深さを浅くすることにより、寄生的に
形成されるＰＮＰ）ランジスタのトランジスタ動作が起
こりにくくなり、Ｄ−Ｓ間に安定したＰ−Ｎ接合ダイオ
ードが形成され、誤動作の起こりにくいＪ−ＦＥＴが得
られるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の断面図、第３図は内蔵ダイ
オードをもつＪＦＥＴの等価回路図、第２図は従来の半
導体装置の断面図である。 １・・・・・・Ｐ型基板ゲート、２・・・・・・Ｎ型チ
ャネル層、３・・・・・・Ｐ型ゲート領域、４，５・・
・・・・Ｎ＋ソソー・ドレイン領域、６・・・・・・Ｎ
型カソード領域、７・・・・・・Ｎ＋カソード領域、８
・・・・・・Ｐ＋アノード領域、Ｓ・・・・・・ソース
電極、Ｄ・・・・・・ドレイン電極、Ｇ・・・・・・ゲ
ート電極。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 　ゲート領域となるＰまたはＮの一導電型基板上にＮま
   たはＰの逆導電型チャネル層を形成し、このチャネル層
   内に高濃度の一導電型ゲート領域およびこのゲート領域
   を間にはさんで高濃度逆導電型のドレインとソース領域
   とをそれぞれ形成してなる接合型電界効果トランジスタ
   と、前記逆導電型のチャネル層の表面から一導電型基板
   層に達する一導電型分離層により囲まれた島状の逆導電
   型領域内に形成された前記トランジスタのドレイン領域
   と導電接続された高濃度逆導電型の内蔵ダイオード部の
   一領域と、さらにこの逆導電型高濃度領域内に前記トラ
   ンジスタのソース領域に導電接続され、かつ前記トラン
   ジスタのゲート領域の接合深さよりも浅く形成された一
   導電型の内蔵ダイオードの他の領域とを含むことを特徴
   とする半導体装置。